[发明专利]二进制并联加法器和乘法器

权利要求书

1.一种设备，其包括：

算术逻辑单元ALU，其包括加法器电路且配置成接收第一运算元和第二运算元，其中，在乘法运算期间，所述ALU配置成基于所述第一运算元和所述第二运算元而确定部分乘积运算元且将所述部分乘积运算元提供到所述加法器电路，且所述加法器电路配置成提供具有等于所述第一运算元和所述第二运算元的乘积的值的输出，其中，在加法运算期间，所述ALU配置成将所述第一运算元和所述第二运算元提供到所述加法器电路，且所述加法器电路配置成提供具有等于所述第一运算元和所述第二运算元的总和的值的所述输出。

2.根据权利要求1所述的设备，其中所述ALU包括配置成接收所述部分乘积运算元和所述第一运算元和所述第二运算元的多路复用器，其中所述多路复用器配置成在所述乘法运算期间将所述部分乘积运算元提供到所述加法器电路且在所述加法运算期间将所述第一运算元和所述第二运算元提供到所述加法器电路。

3.根据权利要求2所述的设备，其中所述ALU包括部分乘积电路，所述部分乘积电路耦合到所述多路复用器，且配置成接收所述第一运算元和所述第二运算元且基于所述第一运算元和所述第二运算元而确定所述部分乘积运算元。

4.根据权利要求3所述的设备，其中所述部分乘积电路包括各自配置成提供相应部分乘积位的多个部分乘积门，其中所述多个部分乘积门中的部分乘积门配置成接收所述第一运算元的相应位和所述第二运算元的相应位，且基于所述第一运算元的所述相应位和所述第二运算元的所述相应位而确定所述相应部分乘积位。

5.根据权利要求4所述的设备，其中所述多个部分乘积门中的所述部分乘积门配置成使用逐位AND逻辑来基于所述第一运算元的所述相应位和所述第二运算元的所述相应位而确定所述相应部分乘积位。

6.根据权利要求3所述的设备，其中所述部分乘积电路包括半加法器电路，所述半加法器电路配置成从所述多个部分乘积门中的两个接收所述相应部分乘积位且提供总和位和进位位，其中所述部分乘积运算元基于所述总和位和所述进位位。

7.根据权利要求3所述的设备，其中所述部分乘积电路包括全加法器电路，所述全加法器电路配置成从所述多个部分乘积门中的三个接收所述相应部分乘积位且提供总和位和进位位，其中所述部分乘积运算元基于所述总和位和所述进位位。

8.一种存储器装置，其包括：

多个堆叠存储器芯片，其各自具有相应存储器单元阵列；以及

控制器，其配置成执行指令以进行与所述多个堆叠存储器芯片相关联的存储器存取运算，其中所述控制器包含算术逻辑单元ALU，其配置成基于第一所接收运算元和第二所接收运算元而进行算术功能，其中，所述ALU配置成基于所述第一所接收运算元和所述第二所接收运算元而确定部分乘积运算元，其中，在乘法运算期间，所述ALU配置成将所述部分乘积运算元提供到所述ALU的加法器电路作为输入运算元，且在加法运算期间，所述ALU配置成将所述第一所接收运算元和所述第二所接收运算元提供到所述加法器电路作为所述输入运算元，其中所述加法器电路配置成基于所述输入运算元而在输出端处提供总和。

9.根据权利要求8所述的存储器装置，其中所述ALU包括多路复用器，所述多路复用器配置成响应于指示所述乘法运算的控制信号而将所述部分乘积运算元提供到所述加法器电路，且响应于指示所述加法运算的所述控制信号而将所述第一所接收运算元和所述第二所接收运算元提供到所述加法器电路。

10.根据权利要求9所述的存储器装置，其中所述ALU包括部分乘积电路，所述部分乘积电路耦合到所述多路复用器且包含多个部分乘积门，所述多个部分乘积门各自配置成基于所述第一所接收运算元的相应位和所述第二所接收运算元的位而提供相应部分乘积位，其中所述部分乘积运算元基于由所述多个部分乘积门中的每一个提供的所述相应部分乘积位。