[发明专利]一种CdS/Si纳米薄膜异质结的制备方法

说明书

本发明属于异质结制备技术领域，特别是涉及一种CdS/Si纳米薄膜异质结的制备方法，该方法首先以ITO导电薄膜为衬底，利用磁控溅射技术在ITO导电薄膜上沉积Si，制备纳米结构ITO/Si；然后利用磁控溅射技术在纳米结构ITO/Si上沉积CdS，制备纳米结构ITO/Si/CdS；最后利用磁控溅射技术在纳米结构ITO/Si/CdS上沉积Ag，制备纳米ITO/Si/CdS/Ag异质结。本发明简单、高效，易于调控异质结各组分的结构和尺寸。

技术领域

本发明属于异质结制备技术领域，特别是涉及一种CdS/Si纳米薄膜异质结的制备方法。

背景技术

异质结是半导体器件的重要组成部分，科学家对此进行了大量的研究，硅基CdS异质结是其中重要的一个研究方向。随着社会经济的发展，为实现不同的功能和需求，对半导体器件的尺寸提出了更高的要求。科学家采用各种手段来减小异质结的尺寸，例如利用纳米技术在单晶硅、多晶硅和多孔硅衬底上沉积CdS纳米薄膜、纳米颗粒等制备硅基CdS异质结。然而，目前单晶硅、多晶硅和多孔硅衬底由于技术原因，所制备的异质结的厚度还是不能满足特殊的需要。如果用薄膜硅替代单晶硅、多晶硅和多孔硅衬底，就可以将硅基CdS异质结的厚度大大降低，并且有利于器件的集成。硅薄膜通常利用等离子体增强化学气相沉积、快速退火晶化、固相晶化、准分子激光晶化、金属诱导晶化等方法获得，但是，这些方法中不是温度太高对衬底要求过高，就是对制备的参数要求太高，从而大大提高了器件的成本，不利于产业化。

发明内容

为了克服现有技术中存在的缺陷，本发明的目的是提供一种CdS/Si纳米薄膜异质结的制备方法，该方法简单、高效，易于调控异质结各组分的结构和尺寸。

为了实现上述目的，本发明采用以下的技术方案：

本发明提供了一种CdS/Si纳米薄膜异质结的制备方法，包括以下步骤：

步骤1，以ITO导电薄膜为衬底，利用磁控溅射技术在ITO导电薄膜上沉积Si，制备纳米结构ITO/Si；

步骤2，利用磁控溅射技术在纳米结构ITO/Si上沉积CdS，制备纳米结构ITO/Si/CdS；

步骤3，利用磁控溅射技术在纳米结构ITO/Si/CdS上沉积Ag，制备纳米ITO/Si/CdS/Ag异质结。

进一步地，所述步骤1的具体过程如下：

步骤101，将ITO导电薄膜固定在磁控溅射室的样品支架上，对磁控溅射室抽真空到10-6Pa，然后向磁控溅射室充入氩气，保持磁控溅射室真空度为10-1Pa～50Pa；

步骤102，调整Si靶材和ITO导电薄膜的距离为5cm，设置溅射功率为30W～120W；

步骤103，预溅射60s，打开Si靶材的挡板，开始溅射，溅射时间180s～1200s，制备纳米结构ITO/Si；

步骤104，溅射时间到后，关闭溅射电源，打开加热电源，20～50min将ITO/Si样品加热到300℃，在1Pa压强下保持50min。

进一步地，溅射时间180s～1200s，在ITO导电薄膜上沉积Si的厚度为300nm～2μm。

进一步地，所述步骤2的具体过程如下：

步骤201，保持磁控溅射室内压强1Pa，将Si靶材换成CdS靶材，设置溅射功率为60W；

步骤202，打开CdS靶材的挡板，开始溅射，溅射时间60～1800s，制备纳米结构ITO/Si/CdS；

步骤203，溅射时间到后，关闭溅射电源。

进一步地，溅射时间60～1800s，在ITO/Si上沉积CdS的厚度为120nm～3.6μm。