[发明专利]扇出型三维封装结构的制备方法及扇出型三维封装结构

说明书

本发明公开一种扇出型三维封装结构及其制备方法，该制备方法包括：提供埋入材料，在埋入材料上开设第一通孔和第二通孔，然后贴到第一承载胶上；提供第一芯片，将第一芯片贴装于第一通孔内，并在第二通孔内植入导电柱；采用塑封料于埋入材料靠近第一芯片的正面的一侧进行塑封，形成第一塑封层；拆除第一承载胶，翻转第一塑封层并固定；提供第二芯片，将第二芯片贴装于第一芯片的背面，采用引线连接第二芯片的I/O接口和导电柱；采用塑封料于埋入材料远离第一塑封层的一侧进行塑封，形成第二塑封层；在第一塑封层上制作种子层和重布线层，并在重布线层的焊盘区植入金属凸块。本发明有效降低了扇出型三维封装结构的封装高度和生产成本。

技术领域

本发明涉及扇出型封装技术领域，具体涉及一种扇出型封装结构的制备方法及采用该方法制得的扇出型三维封装结构。

背景技术

近几年来，先进的封装技术已在IC制造行业开始出现，如多芯片模块(MCM)就是将多个IC芯片按功能组合进行封装，特别是三维(3D)封装首先突破传统的平面封装的概念，组装效率高达200％以上。首先，单个封装体内可以堆叠多个芯片，实现了存储容量的倍增，业界称之为叠层式3D封装；其次，芯片直接互连，互连线长度显著缩短，信号传输得更快且所受干扰更小；再者，多个不同功能芯片堆叠在一起，使单个封装体实现更多的功能，从而形成系统芯片封装新思路；最后，采用3D封装的芯片还有功耗低、速度快等优点。总之，三维封装可以使电子信息产品的尺寸和重量减小数十倍。

然而，在三维堆叠封装技术中，芯片的堆叠时经常将芯片放在薄膜基板上，然后对薄膜基板进行堆叠，封装高度较高，同时在I/O接口的互联方面，建立RDL层的成本较高。而芯片在减薄之后，背面会有一层双面粘结胶带，本发明正是利用减薄芯片背面的双面粘结胶带对芯片进行堆叠，可以有效降低封装高度；同时采用打引线的方法可以大大降低封装成本。

发明内容

本发明的目的在于提供一种扇出型封装结构的制备方法及采用该方法制得的扇出型三维封装结构，通过该制备方法可以有效降低扇出型三维封装结构的封装高度，并降低了封装成本。

为达此目的，本发明采用以下技术方案：

一方面，本发明提供一种扇出型三维封装结构的制备方法，包括以下步骤：

S1、提供埋入材料，在所述埋入材料上开设沿厚度方向贯穿所述埋入材料的第一通孔和第二通孔，并在所述埋入材料沿其厚度方向的一侧贴上第一承载胶；

S2、提供第一芯片，将所述第一芯片贴装于所述第一通孔内，并在所述第二通孔内植入导电柱；

S3、采用塑封料于所述埋入材料靠近所述第一芯片的正面的一侧进行塑封，形成覆盖所述埋入材料、所述第一芯片以及所述导电柱的第一塑封层；

S4、拆除所述第一承载胶并翻转所述第一塑封层，然后将翻转的所述第一塑封层固定；

S5、提供第二芯片，将所述第二芯片贴装于所述第一芯片的背面，并使所述第二芯片的正面朝向远离所述第一芯片的一侧，采用引线连接所述第二芯片的I/O接口和所述导电柱；

S6、采用塑封料于所述埋入材料远离所述第一塑封层的一侧进行塑封，形成覆盖所述埋入材料、所述第二芯片以及所述引线的第二塑封层；

S7、在所述第一塑封层上制作种子层和重布线层，并在所述重布线层的焊盘区植入金属凸块。

作为扇出型三维封装结构的制备方法的一种优选方案，步骤S2中，所述第一芯片为减薄后的芯片，其背面具有双面粘结胶带，塑封形成所述第一塑封层后拆除所述第一承载胶，然后将步骤S5中的所述第二芯片通过所述双面粘结胶带贴于所述第一芯片的背面。

作为扇出型三维封装结构的制备方法的一种优选方案，步骤S7具体包括以下步骤：