[发明专利]用于三维NAND的堆叠架构

说明书

本发明题为“用于三维NAND的堆叠架构”。本公开的多个方面涉及形成具有多个存储器区段的堆叠NAND。形成具有多个存储器区段的堆叠NAND可包括在牺牲衬底上形成第一存储器区段。可在衬底上形成逻辑区段。可将逻辑区段键合到第一存储器区段。可从第一存储器区段移除牺牲衬底，并且可形成具有第二牺牲衬底的第二存储器区段并将其键合到第一存储器区段。

相关申请的交叉引用

本申请要求于2018年12月22日提交的美国临时专利申请序列号62/784,422的权益，其公开内容据此以引用方式并入本文。

技术领域

本公开涉及用于三维NAND的堆叠架构。

背景技术

NAND存储器是一种非易失性存储技术。NAND存储器在稳健的封装中提供了快速访问时间和低功率使用量的大存储容量，这使其在诸如固态硬盘驱动器、智能电话、闪存驱动器、存储卡、计算机等许多现代电子设备中普及。NAND存储器的密度，即存在于单个管芯上的存储器单元的数量，限定了NAND存储器单元的存储容量。

减小存储器单元的尺寸可增加存储器单元的密度，并因此增加NAND存储器的存储容量。逻辑部件得益于尺寸在7nm及以下范围内的存储器单元，但考虑到本文所述的包括每个单元具有多个电压的存储器单元的3D NAND的出现，对于32nm范围内的较大单元，可能更有利。另外，存储器单元的尺寸上的减小可导致不稳定性，诸如存储器单元内的数据例如电荷的丢失。此外，进一步减小存储器单元的尺寸的成本也可能非常昂贵，因为生产成本将会很高。

为了克服密度限制，开发了三维(3D)NAND。如本文所用，3D NAND存储器，也称为垂直NAND(V NAND)，其可包括存在于平面NAND中的二维存储器单元阵列，以垂直层堆叠在管芯上以形成被称为三维的存储器金字塔的存储器单元堆叠。虽然使用术语“存储器金字塔”来描述存储器单元堆叠，但存储器单元堆叠也可为其他形状，诸如阶梯型形状、箱体形状等。通过垂直地堆叠存储器单元，NAND存储器的密度显著增加，而无需进一步减小存储器单元尺寸，尽管进一步减小存储器单元尺寸将进一步增加NAND存储器的密度。然而，垂直堆叠存储器单元层超过某一水平就变得很难。就这一点而言，通孔完整性(也称为通道孔完整性)可能难以实现，因为通孔可经受扭转、翘曲、尺寸变化、不完全蚀刻，以及由3D NAND的高度增加所致的其他此类问题。用于避免这些通孔完整性问题的生产方法可能需要增加生产时间，进一步增加了生产3D NAND的费用。此外，随着更多层的存储器单元被添加到NAND存储器，与NAND存储器的逻辑部件的距离垂直地增大，从而导致NAND存储器的读取和写入性能变慢。当具有较大页面尺寸的较大存储器单元阵列被堆叠时，由于将水平距离添加到竖直距离，因此堆叠存储器单元的减慢可能会加剧。

每个单元具有多于一个电压的存储器单元可被认为是另一类型的3D NAND存储器，其可能遭受减速的影响。就这一点而言，包括单个电压的SLC单电平单元(SLC)通常是最快的，因为存在两种状态(即，1或0)。具有两个电压的多电平单元(MLC)可具有4个状态，并且可表示2位(即，00，01，10和11)。三电平单元(TLC)和四电平单元(QLC)可分别具有8个电压和16个电压，其分别表示3位和4位。然而，存储器单元内的电压水平数量的增加可能需要较慢的读取和写入时间，以便确保准确地写入和读取正确电平。因此，QLC通常用于数据的冷存储，并且SLC通常用于高速存储。

NAND存储器包括用于处理NAND存储器单元的读写和来自NAND存储器的输入和输出(I/O)的逻辑部件。换句话讲，逻辑部件控制NAND存储器的操作和与其他部件诸如处理器的通信。逻辑部件通常被构造为以低电压操作的互补金属氧化物半导体(CMOS)电路。相比之下，NAND存储器中的包括位线、字线和存储器单元的存储器区段以较高电压操作。NAND存储器的存储器区段的较高电压可产生热量，该热量可使逻辑区中的CMOS电路性能降低。通过将形成在一个管芯上的离散逻辑区段与形成在另一管芯上的存储器区段通过混合焊盘相结合而形成的堆叠NAND可减小存储器区段对逻辑区段的热效应。然而，堆叠的NAND仍受到平面和3D NAND的密度限制。