[发明专利]一种多颗粒封装DRAM芯片的ZQ校准电路和方法

说明书

本发明公开了一种多颗粒封装DRAM芯片的ZQ校准电路和方法，该方法包括：在对DRAM芯片上电初始化时，使用交叠的方法来对DRAM芯片内部多个颗粒进行依次校准；在芯片正常工作期间，采用多颗粒交替进行校准，使得每个颗粒均能够被校准。该方法即保证了芯片内各颗粒内部电阻在上电后拥有一次完整的校准机会，具备了比较准确的电阻值，也避免了提高校准电路工作频率引入的额外功耗。

技术领域

本发明涉及半导体器件领域，具体涉及一种多颗粒封装DRAM芯片的ZQ校准电路和方法。

背景技术

在DRAM芯片当中，DRAM芯片接口有两方面的接口信号电路：有用于向外驱动输出信号的离线驱动器(OCD Off Chip Driver)，和在接收信号时用于实现终端阻抗匹配的终端匹配电路(ODTOn-die termination)。离线驱动器OCD的作用是调整输出信号的高低电平，以及通过内部上拉和下拉电阻的调整，来改变输出DQ/DQS(DRAM芯片输入输出数据的相关引脚，具体在JEDEC标准中有定义，JEDEC：Joint Electron Device EngineeringCouncil,电子器件工程联合委员会)信号的翻转斜率等信号参数，以确保输出信号的完整和可靠性。而终端匹配ODT的作用也是通过调整内部的匹配电阻值，实现对输入信号上的反射的吸收和信号的匹配优化，最终得到最可靠的信号质量。

但由于电阻值受环境因素的影响，在不同的温度下，阻值可能会发生偏移，从而会带来阻值漂移导致信号质量发生偏移的风险。因此，在DDR3，LPDDR2等DRAM芯片引入了一个ZQ引脚(DRAM芯片的相关引脚，具体在JEDEC标准中有定义)，在应用时，会有一个外接的240欧电阻。利用这个参考电阻，DRAM芯片会周期性的做ZQ校准工作，目的就是定期的将内部电阻可能存在的阻值漂移调整回正常值。

对于ZQ校准，JEDEC规范里有三种校准时间的定义，上电初始化阶段的ZQ校准时间Tzqinit(具体在JEDEC标准中有定义)，长校准时间Tzqcl和短校准时间Tzqcs。

这三个参数分别定义了DRAM芯片不同工作阶段，ZQ校准的工作时间限定。在多颗粒封装形式且外部ZQ依旧共享的DRAM芯片规格下，ZQ校准工作则需要对内部的多颗粒都进行校准，同时由于外界ZQ电阻的共享，一次ZQ校准工作，需要针对内部各颗粒进行逐个的ZQ校准，而不能并行的进行多颗粒的校准工作。因此，相对于单颗粒，这种情况下，多颗粒封装DRAM芯片的ZQ校准操作势必需要花费更长的工作时间完整。

然而，针对多颗粒封装DRAM芯片的ZQ校准时间参数却并没有相应的增加。在JEDEC定义中，初始化阶段的ZQ校准时间Tzqinit定义比较宽松，而工作期间的长校准时间Tzqcl和短校准时间Tzqcs的定义比较小，所以，当多颗粒封装下，ZQ校准时间的增加会带来校准时间过长，违反JEDEC标准规范中Tzqcl和Tzqcs时间参数的问题。这给DRAM芯片设计和应用都带来困扰。

基于上述的多颗粒DRAM芯片校准时间较长的问题，虽然芯片内部ZQ校准时各颗粒独立完成的，而外部ZQ校准过程考量的校准时间实际是内部各颗粒都完成校准工作的时间总和。因此需要有方法去减小多颗粒情况下的等效ZQ校准时间。现有的方法是，在芯片内部，将内部两个颗粒的ZQ校准过程一定程度上交叠，来减少整个芯片的ZQ校准时间。

如图1所示，由于外部ZQ电阻是共享的，所以在上下两个颗粒(上颗粒：upper die；下颗粒：lower die)ZQ校准过程中，对于ZQ电阻的使用阶段是不可以重叠的，即图1中灰色阶段，两个颗粒对外部ZQ电阻的使用阶段必须独立进行，不能并行完成。而ZQ校准过程中后续工作阶段是不借助外部ZQ电阻，所以可以有重叠和并行的工作。对于芯片内部，各颗粒的校准过程实现了部分的并行工作，定性来看，一定程度上可以节省芯片的校准时间，节省了借助外部ZQ电阻工作的部分。上述即为交叠校准的过程。