[发明专利]一种用于DRAM物理接口的自适应读通路延迟计算方法及电路

说明书

本发明公开一种用于DRAM物理接口的自适应读通路延迟计算方法及电路，所述方法为在固定时刻对存储器物理接口输入读操作，之后对存储器物理接口与动态随机存储器一侧的数据端口进行监测，等待直至发现相应的信号波动时刻，锁定时间差。该方法能够实现读数据延迟计算，简化了读通路延迟计算。

技术领域

本发明涉及存储器测试领域，特别涉及一种用于DRAM物理接口的自适应读通路延迟计算方法及电路。

背景技术

存储器物理接口(Memory PHY或者称之为PHY)作为标准的物理接口层在存储器控制器(MC Memory Control)和动态随机存储器(DRAM)之间扮演着重要的桥梁作用，保证了存储器与控制器(存储器控制器)两者之间控制信号和读/写数据信号以及时钟信号的双向传输的可靠性和可行性：

下面以及数据或命令等的传输方向进行介绍说明：

1.存储器控制器(MC)→动态随机存储器(DRAM):

即存储器控制器向动态随机存储器发送命令等信号。

存储器控制器获取片上系统(SOC System On Chip)系统针对动态随机存储器的操作信息及地址，将其转换为符合相应动态随机存储器规范及时序要求的控制序列。

控制序列进入存储器物理接口后，通过存储器物理接口转换与处理后传输给动态随机存储器的端口，使得控制器发送的控制信号能够有效地传送到动态随机存储器的端口，实现对动态随机存储器的控制。

如模式寄存器设定(MRS)，读/写操作(READ/WRITE，行激活/预充电操作(ACT/PRE)等就是通过上述过程，由存储器控制器发送，然后经过物理接口传输给动态随机存储器的。

2.存储器控制器(MC)→动态随机存储器(DRAM):

即存储器控制器向动态随机存储器发送数据等信号。

存储器控制器将写控制及地址传送给存储器物理接口的同时，也将写数据(writedata wrdata)传输给了存储器物理接口，在存储器控制器时钟下，上升沿并行释放多组写数据给存储器物理接口，存储器物理接口对写数据进行并转串操作，从而将写数据以双沿触发(上升沿、下降沿)的方式，顺次传送给动态随机存储器数据端口，同时需要保证和存储器控制器写操作同样的写操作延迟(write latency)时序，确保数据正确写入动态随机存储器。

3.动态随机存储器(DRAM)→存储器控制器(MC):

即动态随机存储器向存储器控制器发送数据等信号。

存储器物理接口得到来自存储器控制器的读操作及地址并将其正确传输给动态随机存储器的端口。经过读操作延迟(RL Read Latency)后，读数据 (Read data rddata)及读数据抓取信号(dqs/dqs_n)将从动态随机存储器的端口按照双沿触发的方式顺次输出给存储器物理接口，存储器物理接口需要正确的获取读数据，并对其进行串转并处理，然后以符合存储器控制器的时序要求将读数据输出给存储器控制器，从而完成存储器控制器对动态随机存储器的读操作过程；

综上所述，在存储器物理接口的工作过程中，主要以上述三方面的工作方式对控制命令、地址、读写数据进行协同处理，完成各类信息在存储器控制器和动态随机存储器之间的双向传输，在存储器控制器和动态随机存储器之间起着中转和媒介的作用。

从动态随机存储器应用系统层面来看，存储器控制器对动态随机存储器的操作，其本质是对数据(DATA)的存取与搬移。任何一个数据对于片上系统(SOC)的正常工作都是及其敏感和重要的，一旦任何一个环节工作出现偏差，存储器控制器对动态随机存储器的相应操作将失败，错误的存取数据可能会影响到片上系统工作的任何环节，使之失败，进一步导致系统工作失败。