[发明专利]一种高压CMOS的制造方法、高压CMOS和电子装置

说明书

本发明提供一种高压CMOS的制造方法、高压CMOS和电子装置。所述方法包括：步骤S1，提供半导体衬底；步骤S2，在所述半导体衬底上形成从下到上层叠的栅介电层和栅极材料层；步骤S3，在所述栅极材料层上形成第一图案化掩膜层，以所述第一图案化掩膜层为掩膜刻蚀所述栅介电层和栅极材料层，以形成第一栅极结构并露出所述半导体衬底上拟形成第一源漏极的区域；步骤S4，执行离子注入工艺，以形成第一源漏极，其中，所述离子注入工艺以所述第一图案化掩膜层、以及剩余的所述栅介电层和所述栅极材料层为掩膜。根据本发明，能够满足高压CMOS器件高静态击穿电压、超低特征导通电阻、高动态击穿电压以及大的安全工作区的需求。

技术领域

本发明涉及电机技术领域，具体而言涉及一种高压CMOS的制造方法、高压CMOS和电子装置。

背景技术

高压CMOS(HV CMOS)是一种较理想的高压器件，具有开关特性好、功耗小等优点，广泛应用于半导体集成电路。

一种典型的高压CMOS工艺，采用在形成栅极结构之后，进行自对准源漏离子注入，形成源漏极。由于源漏离子注入以栅极结构作为掩膜，栅极结构较薄，无法进行能量较大的源漏离子注入，使得形成的源漏极的结深较小，无法满足高静态击穿电压、超低特征导通电阻、高动态击穿电压以及大的安全工作区的需求。如图1A-1C示出了一种高压CMOS工艺的过程，如图1A所示，提供半导体衬底100，在半导体衬底100中形成有隔离结构101，在半导体衬底100上形成有栅介电层102和栅极材料层103；如图1B所示，图案化栅介电层102和栅极材料层103形成栅极结构；如图1C所示，形成图案化的掩膜层104，所述图案化的掩膜层104露出拟形成源漏极，执行源漏离子注入，形成源漏极105和106。由于源漏离子注入以栅极结构(包括栅介电层102和栅极材料层103)为掩膜，其较薄，限值了源漏离子注入的能量，使源漏极结深小，同时，由于随着器件线宽越来越小，阱区浓度越高，导致源漏极击穿电压小，无法满足高压CMOS器件的高静态击穿电压和高动态击穿电压的需求，同样，结深小导致安全工作区小，导通电阻大，无法满足超低特征导通电阻以及大的安全工作区的需求。同时，在形成包含有NMOS区域和PMOS区域的半导体器件的情况下，上述形成栅极结构以及形成NMOS区域和PMOS区域的源漏极的情况需要三块光刻版分别进行三次光刻工艺、三次去掩膜工艺，工艺流程复杂，成本高。

为此，有必要提出一种新的高压CMOS的制造方法、高压CMOS和电子装置，用以解决现有技术中的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中的问题，本发明提供了一种高压CMOS的制造方法，所述方法包括：

步骤S1，提供半导体衬底；

步骤S2，在所述半导体衬底上形成从下到上层叠的栅介电层和栅极材料层；

步骤S3，在所述栅极材料层上形成第一图案化掩膜层，以所述第一图案化掩膜层为掩膜刻蚀所述栅介电层和栅极材料层，以形成第一栅极结构并露出所述半导体衬底上拟形成第一源漏极的区域；

步骤S4，执行离子注入工艺，以形成第一源漏极，其中，所述离子注入工艺以所述第一图案化掩膜层、以及剩余的所述栅介电层和所述栅极材料层为掩膜。

示例性地，还包括：

在所述步骤S4之后，还执行：

步骤S5，在所述半导体衬底上形成第二图案化掩膜层，以所述第二图案化掩膜层为掩膜刻蚀所述栅介电层和栅极材料层，以形成第二栅极结构并露出所述半导体衬底上拟形成第二源漏极的区域；

步骤S6，执行离子注入工艺，以形成第二源漏极。