[发明专利]芯片堆叠封装方法及芯片堆叠结构

说明书

本发明提供了一种芯片堆叠封装方法及芯片堆叠结构，所述方法包括以下：在第一晶圆的多个第一晶片的上表面形成第一外延层，每一所述第一晶片的上表面具有第一金属垫，所述第一外延层的上表面具有第一焊盘和第二焊盘，且所述第一外延层内具有导电路径；将多个第二晶片分别以主动表面朝向所述第一外延层的方式粘接固定到所述第一外延层的上表面，每一所述第二晶片的主动表面具有多个第二金属垫，且每一所述第二金属垫与一个第一焊盘导电连接；将所述第一晶圆进行切割形成多个集成晶片，每一所述集成晶片包括一个第一晶片和一个第二晶片。本发明可大大降低堆叠封装结构的高度，从而减小整个封装结构的体积。

技术领域

本发明涉及集成电路制造技术领域，更具体地说，涉及一种芯片堆叠封装方法及芯片堆叠结构。

背景技术

随着电子科技的不断演进，电子产品不断推陈出新，很多电子产品，例如手持类、穿戴类等便携电子产品，均朝向轻、薄、短、小的趋势设计，以提供更便利舒适的使用。为了达到上述目的，近年来发展出一种多芯片封装技术，其将多个具有不同功能或相同功能的晶片(Die)一并封装到同一基板(Substrate)或导线架(Lead frame)上，并通过基板或导线架与外部电路电性连接。相较于多个独立封装结构芯片，多芯片封装结构具有更快的传输速度、更短的传输路径以及更佳的电气特性，并进一步缩小芯片封装结构的尺寸及面积，因而使得多芯片封装技术已经普遍应用于各种电子产品之中，并成为未来的主流产品。

芯片堆叠封装结构(stacked-chip packaging structure)即是利用多芯片封装技术将多个晶片或无源元件以堆叠的方式配置于同一基板(Substrate)或导线架(Leadframe)上。如图1所示，是现有芯片堆叠封装结构的示意图，其包括：基板11、多个晶片12以及引线15，多个晶片12以堆叠的方式配置于基板11上，基板11通过粘合剂层14与堆叠于底部的晶片12固定接合，相邻两层晶片12之间通过热胶带等粘片膜(die-attach film，DAF)13来固定接合，并通过引线键合(Wire Bond)工艺在各个晶片12两端的晶片连接端子121上均引出一条引线15并接合至基板11的基板连接端子111，以使得各个晶片12和基板11电连接。后续再以封装胶体(Molding Compound)覆盖基板11、多个晶片12以及引线15，并在基板11的底部加上焊球(Solid Ball)来形成整个芯片堆叠封装结构。

上述的芯片堆叠封装结构中在两个相邻的晶片12之间采用DAF 13，可以避免糊状粘合剂受引线键合工艺的热力影响而软化的问题，有利于控制晶片表面上的引线厚度(Bond Line Thickness，BLT)。

然而，晶片12之间的DAF 13通常需要的厚度(即DAF 13的厚度)为15μm～20μm，才能够提供足够的空间来实施引线键合作业，否则上层的晶片12的底部会触及下层的晶片12表面的引线15，引起器件失效，显然DAF的使用会限制整个封装结构的高度，不利于减小体积。

发明内容

本发明要解决的技术问题在于，针对上述芯片堆叠封装结构厚度较大、不利于减小体积的问题，提供一种芯片堆叠封装方法及芯片堆叠结构。

本发明解决上述技术问题的技术方案是，提供一种芯片堆叠封装方法，包括以下步骤：

在第一晶圆的多个第一晶片的上表面形成第一外延层，每一所述第一晶片的上表面具有多个第一金属垫，所述第一外延层的上表面具有多个第一焊盘和多个第二焊盘，且所述第一外延层内具有将所述第一金属垫与所述第一焊盘和第二焊盘导电连接的导电路径；

将多个第二晶片分别以主动表面朝向所述第一外延层的方式粘接固定到所述第一外延层的上表面，所述第二晶片的横截面的面积小于所述第一晶片的横截面的面积，每一所述第二晶片的主动表面具有多个第二金属垫，且每一所述第二金属垫与一个第一焊盘导电连接；

将所述第一晶圆进行切割形成多个集成晶片，每一所述集成晶片包括一个第一晶片和一个通过第一外延层与所述第一晶片导电连接的第二晶片。