[发明专利]一种基于状态机的SDRAM控制方法及系统

说明书

本发明涉及存储器控制技术领域，尤其涉及一种基于状态机的SDRAM控制方法及系统。所述方法包括：制作状态机数据表；将所述状态机数据表加入内部存储区；将所述状态机数据表和相关控制信号一起组合成SDRAM的控制逻辑；对所述SDRAM控制逻辑调试后，联合目标数据进行所需的读写存取操作；所述系统包括状态机数据表定制模块、SDRAM控制器；SDRAM控制器包括BUFF存储单元、逻辑控制单元和接口控制单元；本发明实施例所述系统执行上述方法，利用FPGA内部存储资源根据SDRAM芯片时序图，制作相应状态机数据表，利用硬件描述语言加以调用和控制，实现对SDRAM控制操作，提高信号控制效率。

技术领域

本发明涉及存储器控制技术领域，尤其涉及一种基于状态机的SDRAM控制方法及系统。

背景技术

SDRAM(Synchronous Dynamic Random Access Memory，即同步动态随机存储器，以下简称SDRAM)，其优点是容量大、访问速度快、功能强大和价格低廉，在图像采集、实时图像处理、数据分析等很多设计领域作为数据缓存的首选存储介质，进行大数据量的缓存和处理。因此，对SDRAM的访问控制在某种意义上决定系统的性能。

随着SDRAM工作频率的不断提高给电路设计带来较大的挑战，对管理控制SDRAM的读写操作也提出了越来越高的要求。目前，利用FPGA和SDRAM构成硬件解决方案有两种方式。第一种即利用硬件程序语言设计SDRAM控制器，在高速电路信号的硬件设计中，相关信号是否能同时输出、或者是否能按照时钟频率严格依次序输出，往往决定了整个硬件电路设计的成败，很多程序BUG故障出现也就是因为信号提前或是延迟造成的。因此，设计人员会耗费很多的精力和时间，编写复杂的控制约束代码以保证信号完整、整齐有序的输出。另一种方式是调用FPGA厂商付费的SDRAM控制器IP(Intellectual Property，知识产权)接口。

现有技术的不足之处在于：

1、第一种方式会导致主程序复杂繁琐，控制效率降低；同时使得主程序优化和移植难度增大，影响系统性能。

2、第二种方式调用FPGA厂商付费的SDRAM控制器IP接口会提高产品的设计经济成本；而且虽然SDRAM接口有统一的标准，但不同的FPGA厂商对SDRAM控制器IP接口却各不相同，甚至于同一厂商的不同类型等级的FPGA芯片对SDRAM控制器IP接口也有差别，不但会导致重复付费，而且具体使用时兼容性和可移植性能差。

发明内容

针对现有技术的不足，本发明实施例提供了一种基于状态机的SDRAM控制方法及系统，实现对SDRAM控制操作，提高信号控制效率。

一方面，本发明实施例提供了一种基于状态机的SDRAM控制方法，包括以下步骤：

S1，制作状态机数据表；所述状态机数据表包括生成的数据表数据、数据表行地址、数据表列地址；

S2，将所述状态机数据表加入内部存储区；所述内部存储区由FPGA内置的存储空间划分；所述内部存储区地址位对应数据表行地址和数据表列地址；所述内部存储区数据位对应数据表数据；

S3，将所述存储区内的状态机数据表和FPGA内部相关控制信号一起组合成SDRAM控制逻辑；

S4，对所述SDRAM控制逻辑调试后，针对目标数据执行所需的读写存取操作；所述目标数据为进行存取操作的具体数据。

另一方面，本发明实施例提供了一种基于状态机的SDRAM控制系统，包括：

状态机数据表定制模块，制作状态机数据表；所述状态机数据表包括生成的数据表数据、数据表行地址、数据表列地址；