[发明专利]一种基于状态机的SDRAM控制方法及系统

权利要求书

1.一种基于状态机的SDRAM控制方法，其特征在于，包括以下步骤：

S1，制作状态机数据表；所述状态机数据表包括生成的数据表数据、数据表行地址、数据表列地址；

S2，将所述状态机数据表加入内部存储区；所述内部存储区由FPGA内置的存储空间划分；所述内部存储区地址位对应数据表行地址和数据表列地址；所述内部存储区数据位对应数据表数据；

S3，将所述内部存储区内的状态机数据表和相关控制信号一起组合成SDRAM控制逻辑；

S4，对所述SDRAM控制逻辑进行调试，针对目标数据执行所需的读写存取操作；所述目标数据为进行存取操作的具体数据；

所述S1步骤具体包括：

S11，所述SDRAM的各工作模式的时序图进行分解重制；具体包括将状态恒定的控制信号、状态随机的控制信号剔除，以所述FPGA的系统时钟为基准重制时序图；

S12，根据所述重制时序图，生成所述数据表列地址；所述数据表列地址决定每完成一个操作的周期长短和一个周期内各个节点的跳转顺序；

S13，根据所述重制时序图，生成所述数据表行地址；所述数据表行地址由所述FPGA与SDRAM相关控制信号组成；所述相关控制信号的组合决定对所述SDRAM进行相应操作；

S14，生成所述重制时序图对应的数据表数据；具体包括将各所述工作模式下每个周期内的各个控制信号的电平值组合成若干组二进制数据流；

S15，将若干组所述二进制数据流，按照所述数据表行地址功能划分组成数据流矩阵。

2.根据权利要求1所述的一种基于状态机的SDRAM控制方法，其特征在于，所述S2步骤还包括将FPGA内部其他的状态信号加入所述存储区内状态机数据表。

3.根据权利要求1所述的一种基于状态机的SDRAM控制方法，其特征在于，所述S13步骤还包括所述相关控制信号的位数大于所述数据表行地址位数时，则利用卡诺图进行简化后映射到所述数据表行地址。

4.一种基于状态机的SDRAM控制系统，其特征在于，包括：

状态机数据表定制模块(2)，制作状态机数据表；所述状态机数据表包括生成的数据表数据、数据表行地址、数据表列地址；

SDRAM控制器(1)具体包括：BUFF存储单元(101)，加入所述状态机数据表；所述BUFF存储单元(101)由FPGA内置的存储空间划分；所述BUFF存储单元(101)的地址位对应数据表行地址和数据表列地址；所述BUFF存储单元(101)的数据位对应数据表数据；逻辑控制单元(102)，将所述BUFF存储单元(101)内的状态机数据表和FPGA内部相关控制信号一起组合成SDRAM控制逻辑；接口控制单元(103)，对所述SDRAM控制逻辑进行调试后，针对目标数据执行读写存取操作；所述目标数据为进行存取操作的具体数据；

所述状态机数据表定制模块(2)具体包括：

对所述SDRAM各工作模式的时序图进行分解重制；具体包括将状态恒定的控制信号、状态随机的控制信号剔除，以所述FPGA的系统时钟为基准重制时序图；

根据所述重制时序图，生成所述数据表列地址；所述数据表列地址决定每完成一个操作的周期长短和一个周期内各个节点的跳转顺序；

根据所述重制时序图，生成所述数据表行地址；所述数据表行地址由所述FPGA与SDRAM相关控制信号组成；所述相关控制信号的组合决定对所述SDRAM进行相应操作；

生成所述重制时序图对应的数据表数据；具体包括将各所述工作模式下每个周期内的各个控制信号的电平值组合成若干组二进制数据流；

将若干组所述二进制数据流，按照所述数据表行地址功能划分组成数据流矩阵。

5.根据权利要求4所述的一种基于状态机的SDRAM控制系统，其特征在于，所述BUFF存储单元(101)内状态机数据表加入所述FPGA内部其他的状态信号。

6.根据权利要求4所述的一种基于状态机的SDRAM控制系统，其特征在于，所述状态机数据表定制模块(2)还包括所述相关控制信号位数大于所述数据表行地址位数时，则利用卡诺图进行简化后映射到所述数据表行地址。