[发明专利]一种针对FPGA PLL IP核的测试系统及方法

说明书

本发明提供了一种针对FPGA PLL IP核的测试系统和方法，包括：待测电路板以及与待测电路板分别连接的信号源和PC机；PC机还与信号源连接；待测FPGA芯片安装于待测电路板上；PC机用于基于预先设定的测试用例触发信号源生成时钟信号；还用于基于测试用例生成测试位流码，并将测试位流码通过待测电路板下载到待测FPGA芯片中；待测电路板用于将待测FPGA芯片基于测试位流码和时钟信号进行运算生成的输出信号传递给PC机；PC机还用于对待测FPGA芯片的输出信号进行分析，完成测试。本发明实现了FPGA芯片中PLL IP核的自动测试，该测试平台可以对没有内建自测试电路的PLL IP核做全面的测试，也可以对有内建自测试电路的PLL IP核做补充测试。

技术领域

本发明涉及集成电路测量技术领域，具体涉及一种针对FPGA PLL IP核的测试系统及方法。

背景技术

FPGA是由用户编程来实现所需逻辑功能的数字集成电路，它不仅具有设计灵活、性能高、速度快等优势，而且开发周期短、成本低廉，因此在数字信号处理领域得到了广泛的应用。但是随着数字系统工作频率的不断提高，以及更大吞吐量的数据处理需求，要求数字系统工作在更高的频率下，且具有更高的可靠性和稳定性。因此，时钟系统将直接影响整个系统的可靠性和稳定性，并且随着FPGA规模的不断变大，FPGA中嵌入的PLL数目也在增加，因此如何提高FPGA时钟系统的可靠性和稳定性，并进行全面有效的测试成为设计人员必须面对的问题。

锁相环内建自测试系统能够实现片上自检且输出结果以便于观看，对没有通过测试的芯片能够准确的定位缺陷位置，但额外添加的内建自测试电路一方面会增加芯片面积和设计难度，另一方面也会影响锁相环的正常工作和测试准确率。通过在芯片外部利用测试仪器设备进行锁相环功能参数进行测试的方法，可以有效的保证通过测试的电路一定是合格的，但是由于锁相环的功能参数较多，不可能对每一项参数进行测试，测试时间长，测试成本高，很难用于工程实际。

发明内容

为了解决现有技术中所存在的传统的测试方法无法有效准确地测试锁相环，并且测试时间长的问题，本发明提供一种针对FPGA PLL IP核的测试系统及方法，测试时间短，节省了内部空间。

本发明提供的技术方案是：

一种针对FPGA PLL IP核的测试系统，其改进之处在于，包括：待测电路板以及与所述待测电路板分别连接的信号源和PC机；所述PC机还与信号源连接；待测FPGA芯片安装于所述待测电路板上；

所述PC机用于基于预先设定的测试用例触发信号源生成时钟信号；还用于基于测试用例生成测试位流码，并将所述测试位流码通过待测电路板下载到待测FPGA芯片中；

待测电路板用于将待测FPGA芯片基于所述测试位流码和时钟信号进行运算生成的输出信号传递给PC机；

所述PC机还用于对待测FPGA芯片的所述输出信号进行分析，完成测试。

优选的，所述测试位流码包括：

对频率测试的测试位流码、对占位比测试的测试位流码和对相位测试的测试位流码。

优选的，所述待测电路板包括多个接口，通过所述接口可安装多个待测FPGA芯片，并传递待测FPGA芯片的输入和输出信号。

优选的，所述测试用例为多个，分别基于PLL的输入输出频率范围、占空比和相位设定。

优选的，所述系统还包括逻辑分析仪；所述待测电路板通过所述逻辑分析仪与PC机连接；

所述逻辑分析仪基于所述测试电路板对待测FPGA芯片的输出信号进行采样并传递至PC机。

优选的，所述系统还包括电源；

所述电源连接分别与所述PC机和所述待测电路板，用于根据PC机的控制命令为待测电路板提供芯核和I/O电源。