[发明专利]一种针对FPGA PLL IP核的测试系统及方法

权利要求书

1.一种针对FPGA PLL IP核的测试系统，其特征在于，包括：待测电路板以及与所述待测电路板分别连接的信号源和PC机；所述PC机还与信号源连接；待测FPGA芯片安装于所述待测电路板上；

所述PC机用于基于预先设定的测试用例触发信号源生成时钟信号；还用于基于测试用例生成测试位流码，并将所述测试位流码通过待测电路板下载到待测FPGA芯片中；

待测电路板用于将待测FPGA芯片基于所述测试位流码和时钟信号进行运算生成的输出信号传递给PC机；

所述PC机还用于对待测FPGA芯片的所述输出信号进行分析，完成测试；

所述测试位流码包括：

对频率测试的测试位流码、对占空比测试的测试位流码和对相位测试的测试位流码；

当所述测试位流码为对频率测试的测试位流码时，所述PC机对所述输出信号进行分析，完成测试，包括：

所述PC机计算所述输出信号每一个周期的时间；

根据各周期的时间计算时间平均值；

比较输出信号各周期的时间与时间平均值的差值，若超过预设时间阈值，则判断输出信号频率不稳定，否则根据时间平均值计算出输出信号的频率值。

2.如权利要求1所述的测试系统，其特征在于，所述待测电路板包括多个接口，通过所述接口可安装多个待测FPGA芯片，并传递待测FPGA芯片的输入和输出信号。

3.如权利要求1所述的测试系统，其特征在于，所述测试用例为多个，分别基于PLL的输入输出频率范围、占空比和相位设定。

4.如权利要求1所述的测试系统，其特征在于，还包括逻辑分析仪；所述待测电路板通过所述逻辑分析仪与PC机连接；

所述逻辑分析仪基于所述待测电路板对待测FPGA芯片的输出信号进行采样并传递至PC机。

5.如权利要求1所述的测试系统，其特征在于，还包括电源；

所述电源连接分别与所述PC机和所述待测电路板，用于根据PC机的控制命令为待测电路板提供芯核和I/O电源。

6.一种针对FPGA PLL IP核的测试方法，其特征在于，包括：

PC机基于预先设定的测试用例生成测试位流码，并将所述测试位流码通过待测电路板下载到待测FPGA芯片中；

同时基于测试用例控制信号源向待测电路板输出时钟信号；

待测FPGA芯片基于所述待测电路板获取的测试位流码和时钟信号进行运算生成输出信号，并传递至PC机；

所述PC机对所述输出信号进行分析，完成测试；

所述测试位流码包括：

对频率测试的测试位流码、对占空比测试的测试位流码和对相位测试的测试位流码，

当所述测试位流码为对频率测试的测试位流码时，所述PC机对所述输出信号进行分析，完成测试，包括：

所述PC机计算所述输出信号每一个周期的时间；

根据各周期的时间计算时间平均值；

比较输出信号各周期的时间与时间平均值的差值，若超过预设时间阈值，则判断输出信号频率不稳定，否则根据时间平均值计算出输出信号的频率值。

7.如权利要求6所述的测试方法，其特征在于，当所述测试位流码为对占空比测试的测试位流码时，所述PC机对所述输出信号进行分析，完成测试，包括：

所述PC机所述输出信号每一个周期的占空比；

根据各周期的占空比计算占空比平均值；

比较输出信号各周期的占空比与占空比平均值的差值，若超过预设占空比阈值，则判断输出信号占空比不稳定，否则根据占空比平均值计算出输出信号的占空比。

8.如权利要求6所述的测试方法，其特征在于，当所述测试位流码为对相位测试的测试位流码时，所述PC机对所述输出信号进行分析，完成测试，包括：

所述PC机计算所述输出信号每一个周期的相位；

根据各周期的相位计算相位平均值；

比较输出信号各周期的相位与相位平均值的差值，若超过预设相位阈值，则判断输出信号相位不稳定，否则根据相位平均值计算出输出信号的相位。