[发明专利]一种基于SOI衬底的TVS器件及其制造方法

说明书

一种基于SOI衬底的TVS器件及其制造方法，所述的TVS器件基本单元由二氧化硅埋层和二氧化硅深、浅槽构成隔离层，所述的二氧化硅埋层表面有依序第一二氧化硅深槽、第一N‑区、N+区、第二二氧化硅深槽、第二N‑区、NW区和第三二氧化硅深槽，包含二个结构相同且由P+/P‑/N‑区构成的降电容二极管一、二，且第一、二P+区二侧均有二氧化硅槽隔离；一个由NW/P+区构成TVS管。本发明还提供了上述TVS器件的制造方法。本发明TVS器件产品大大减小了TVS器件在工作时的漏电损耗，超低电容，更低钳位电压和降低了体内寄生电阻，因此钳位电压也相应很低。比常规产品低20%左右。

技术领域

本发明涉及一种半导体器件工艺制造的技术领域，尤其是一种基于SOI衬底的TVS器件及其制造方法。

背景技术

TVS（瞬态电压抑制器）器件是一种钳位过压保护器件，它能够在很短的时间内将浪涌电压固定在一个比较低的电压水平，使后端集成电路免受过浪涌电压的冲击，避免其损坏坏。TVS器件主要应用在各类接口电路当中，如手机、平板、电视机、电脑主机中均有大量TVS保护器件。目前随着集成电路IC不断向小型化、低电压、低功耗的方向发展，对相应的TVS保护器件也提出了相应的性能要求，即要求TVS的钳位电压尽可能的低，同时漏电流和电容也不能有明显的增大。

如本申请人专利号：201510886621.9涉及一种基于SOI基底的低漏电低电容TVS阵列及其制备方法，基于SOI基底的低漏电低电容TVS阵列包括：n型的SOI基底、p+区、n+区、p区、氮化硅隔离、电极，所述的n型SOI基底由Si衬底、SiO₂层和n型Si三层结构构成，在P型和/或N型Si衬底上通过扩散或离子注入形成高掺杂PN结，形成PN结区域和中央的TVS区域。本发明所述基于SOI基底的低漏电低电容TVS阵列和现有技术中的TVS器件相比有效的降低了器件的寄生电容和漏电流，降低了器件的功耗，进一步提高了器件的性能。

申请号：201910053040.5本发明公开了TVS器件技术领域的一种TVS器件芯片，包括封装外壳、TVS芯片层、过流芯片层、第一引脚与第二引脚，所述封装外壳的内腔设置TVS芯片层与过流芯片层，所述TVS芯片层的底部通过接线连接第一引脚的一端，所述过流芯片层的顶部通过接线连接第二引脚的一端，通过新型的TVS内部两路芯片设计，一路芯片可以满足瞬态电压钳位保护作用，一路芯片在持续过流时，自身断开，且通过复位过流填充物中的高分子聚合物，当断电和故障排除后，其集温降低，态密度增大，相变复原，纳米晶体还原成链状导电通路，使TVS器件恢复为正常状态，从而保证不会引起电路的短路，不会导致电路的火灾。

采用现有技术制造的TVS器件往往不能很好的平衡TVS的各个参数，当钳位电压较低时，漏电流和电容往往较大，漏电流增大导致整个电路的功耗上升，电容较大时导致高频信号在传输过程容易发生丢失。

发明内容

本发明为解决上述问题，发明目的在于：提出一种基于SOI衬底的TVS器件，不但具有超小漏电、超低电容，同时，钳位电压较低。

本发明的再一目的在于：提供一种基于SOI衬底的TVS器件的制备方法。

本发明可以通过以下技术方案实现：一种基于SOI衬底的TVS器件，采用SOI衬底，其特征在于，基本单元由二氧化硅埋层和二氧化硅槽构成隔离层，所述的二氧化硅埋层表面有依序第一二氧化硅深槽、第一N-区、N+区、第二二氧化硅深槽、第二N-区、NW区和第三二氧化硅深槽，其中，

所述的二氧化硅埋层厚度不小于6000Å；在第一、第二N-区表面并列设有掺杂第一P-区、第一二氧化硅浅槽、第二P-区、第二二氧化硅浅槽，且分别在第一、二P-区表面掺杂形成有第一、二P+区，构成二个结构相同且由P+/P-/N-区构成的降电容二极管一、二，且第一、二P+区二侧均有二氧化硅槽隔离；