[发明专利]半导体结构及其制作方法有效
申请号: | 201911208941.3 | 申请日: | 2019-11-30 |
公开(公告)号: | CN112885782B | 公开(公告)日: | 2022-06-24 |
发明(设计)人: | 金星 | 申请(专利权)人: | 长鑫存储技术有限公司 |
主分类号: | H01L21/8242 | 分类号: | H01L21/8242;H01L27/108 |
代理公司: | 上海晨皓知识产权代理事务所(普通合伙) 31260 | 代理人: | 成丽杰 |
地址: | 230601 安徽省合肥市*** | 国省代码: | 安徽;34 |
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摘要: | |||
搜索关键词: | 半导体 结构 及其 制作方法 | ||
本发明实施例涉及一种半导体结构及其制作方法,半导体结构的制作方法包括:形成具有刻蚀窗口的第一掩膜层,所述第一掩膜层包括第一子掩膜层和第二子掩膜层,所述第一子掩膜层形成于所述位线结构顶面,具有沿第一方向延伸且间隔排列的若干条状图形,所述第一子掩膜层顶面与所述层间介质层顶面齐平;所述第二子掩膜层位于所述第一子掩膜层顶面和所述层间介质层顶面,具有沿第二方向延伸且间隔排列的若干条状图形;以所述第一掩膜层为掩膜刻蚀所述层间介质层,以形成接触孔,所述接触孔暴露出所述衬底表面。本发明利用在位线结构上形成高低交叉分布的掩膜层,避免常规工艺刻蚀接触孔时对位线结构的损耗,进而优化制程,缩短工艺周期。
技术领域
本发明涉及半导体集成电路制造领域,特别涉及一种半导体结构及其制作方法。
背景技术
随着半导体集成电路器件技术的不断发展,如何优化工艺流程以提高公司的生产效率和降低生产运营成本成为工艺制程中的一个主要问题。
半导体存储器制程技术已经发展至20nm,半导体制程的工艺集成度越来越高,缩小元件尺寸的难度也越来越大。尤其在半导体存储器的阵列制备工艺过程中,各器件的工艺流程需要克服一系列的工艺难题以及工艺流程衔接时可避免的一些问题,从而优化工艺流程。
发明内容
本发明实施例提供一种半导体结构及其制作方法,该制作方法有利于避免刻蚀接触孔时对位线结构材料的消耗,进而可降低位线结构相对于衬底的高度,使得后续电容接触孔的填充具有较好的效果,且能够起到优化制程和缩短制造周期的效果。
为解决上述技术问题,本发明实施例提供一半导体存储器的制作方法,包括:提供衬底,并在所述衬底表面形成多个位线结构;在相邻所述位线结构之间形成层间介质层,所述层间介质层顶面高于所述位线结构顶面;形成具有刻蚀窗口的第一掩膜层,所述第一掩膜层包括第一子掩膜层和第二子掩膜层,所述第一子掩膜层形成于所述位线结构顶面,具有沿第一方向延伸且间隔排列的若干条状图形,所述第一子掩膜层顶面与所述层间介质层顶面齐平;所述第二子掩膜层位于所述第一子掩膜层顶面和所述层间介质层顶面,具有沿第二方向延伸且间隔排列的若干条状图形;以所述第一掩膜层为掩膜刻蚀所述层间介质层,露出衬底表面,以形成接触孔,所述接触孔暴露出所述衬底表面。
另外,在所述衬底表面形成间隔排列的所述位线结构,在相邻所述位线结构之间形成所述层间介质层。
另外,所述第一方向与所述第二方向垂直。
另外,所述层间介质层包括第一介质层和第二介质层,所述第一介质层位于相邻所述位线结构之间;所述第二介质层位于所述第一介质层顶面,且所述第二介质层的顶面高于所述位线结构顶面。
另外,所述在相邻所述位线结构之间形成层间介质层包括:在相邻所述位线结构之间形成第一介质层,所述第一介质层的顶面与所述位线结构的顶面平齐;回刻所述第一介质层,以使所述第一介质层的顶面低于所述位线结构的顶面;在相邻所述位线结构之间形成所述第二介质层,所述第二介质层的顶面与所述位线结构的顶面平齐。
另外,在所述在相邻位线结构之间形成第二介质层之后,还包括:进行回刻工艺,以使所述位线结构的顶面低于所述第二介质层的顶面。
另外,所述第二介质层顶面与所述位线结构顶面高度差为20~40nm。
另外,在所述进行回刻工艺,以使所述位线结构的顶面低于所述第二介质层的顶面之后,还包括:在所述第二介质层顶面和所述位线结构顶面形成第一掩膜层,位于所述第二介质层顶面的第一掩膜层的顶面与位于所述位线结构上的所述第一掩膜层的顶面平齐。
另外,所述第二介质层与所述第一掩膜层的粘附性大于所述第一介质层与所述第一掩膜层的粘附性。
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