[发明专利]堆叠神经元器件结构及其制作方法

权利要求书

1.一种堆叠神经元器件结构，其特征在于，所述神经元器件结构包括：

衬底，所述衬底中具有外围电路；

阻挡层，位于所述衬底上；

神经元晶体管阵列，位于所述阻挡层上，包括阵列排布的多个神经元晶体管；其中，所述神经元晶体管包括半导体沟道、调制叠层及栅阵列，所述半导体沟道两端分别与所述外围电路连接，通过所述外围电路控制相应的神经元晶体管的选通或关闭，所述调制叠层位于所述半导体沟道上，其包括依次层叠的第一介电层、权重浮栅层和第二介电层，所述栅阵列位于所述调制叠层上，用于调制所述权重浮栅的电位，实现权重浮栅的电位加权，所述半导体沟道的两端定义为源区及漏区，所述半导体沟道、源区及漏区的导电类型均为N型，或所述半导体沟道、源区及漏区的导电类型均为P型；

所述堆叠神经元器件结构还包括多个交替堆叠的阻挡层及神经元晶体管阵列，且所述神经元晶体管阵列中各所述神经元晶体管均与所述外围电路连接，通过所述外围电路控制相应的神经元晶体管的选通或关闭。

2.根据权利要求1所述的堆叠神经元器件结构，其特征在于：所述神经元晶体管阵列中，多个所述神经元晶体管平行排布，所述栅阵列包括多根栅线，每根栅线同时与多个所述神经元晶体管的半导体沟道交叉。

3.根据权利要求1所述的堆叠神经元器件结构，其特征在于：所述半导体沟道的两端部显露于所述调制叠层两侧，该两端部通过导电通孔与所述外围电路连接。

4.根据权利要求3所述的堆叠神经元器件结构，其特征在于：所述半导体沟道及所述调制叠层的两侧具有侧墙结构。

5.根据权利要求1所述的堆叠神经元器件结构，其特征在于：所述半导体沟道的材料包括多晶硅，所述权重浮栅层的材料包括多晶硅，所述第一介电层的材料包括二氧化硅，所述第二介电层的材料包括高k介质。

6.根据权利要求1所述的堆叠神经元器件结构，其特征在于：所述栅阵列的材料包括铜。

7.根据权利要求1所述的堆叠神经元器件结构，其特征在于：所述栅阵列的栅线之间通过超低k介质隔离，所述超低k介质的介电常数小于2.5。

8.一种堆叠神经元器件结构的制作方法，其特征在于，包括步骤：

1）提供一衬底，所述衬底中具有外围电路；

2）于所述衬底上形成阻挡层；

3）于所述阻挡层上依次形成半导体层及调制叠层，并刻蚀以形成多个半导体沟道及位于所述半导体沟道上的调制叠层，所述调制叠层包括依次层叠的第一介电层、权重浮栅层和第二介电层；

4）刻蚀所述调制叠层以显露所述半导体沟道的两端；

5）沉积间隔层，并在所述间隔层中形成栅窗口阵列以及半导体沟道两端的接触窗口；

6）于所述栅窗口阵列中形成栅阵列，于所述接触窗口中形成连接金属，所述栅阵列用于调制所述权重浮栅的电位，实现权重浮栅的电位加权，所述连接金属通过导电通孔与所述外围电路连接，通过所述外围电路控制相应的半导体沟道的选通或关闭；

7）重复进行步骤2）~步骤6），形成多层堆叠的神经元器件结构。

9.根据权利要求8所述的堆叠神经元器件结构的制作方法，其特征在于：步骤3）中，多个所述半导体沟道及位于所述半导体沟道上的调制叠层平行排布，步骤6）中，所述栅阵列包括多根栅线，每根栅线同时与多个所述半导体沟道交叉。

10.根据权利要求8所述的堆叠神经元器件结构的制作方法，其特征在于：步骤4）与步骤5）之间还包括步骤：于所述半导体沟道及所述调制叠层的两侧形成侧墙结构。

11.根据权利要求8所述的堆叠神经元器件结构的制作方法，其特征在于：所述半导体沟道的两端定义为源区及漏区，所述半导体沟道、源区及漏区的导电类型均为N型，或所述半导体沟道、源区及漏区的导电类型均为P型。