[发明专利]一种MIPI C-PHY的信号处理系统及方法

说明书

本发明公开了一种MIPI C‑PHY的信号处理系统及方法，其中系统包括FPGA单元、时钟单元、信号接收器，所述FPGA单元的输入端输入MIPI C‑PHY的3‑wire信号；所述时钟单元与FPGA单元连接，用于为FPGA单元提供工作时钟；所述FPGA单元对接收到的3‑wire信号进行延时后送入到信号接收器的输入端，所述信号接收器接收到信号进行解码后输出。本发明的优点在于：通过对信号分别进行延时使得3‑wire信号的A、B、C信号做出延时后达到同时进行逻辑状态变换实现同步输出的目的，从而减少信号抖动，维持信号品质，使得显示效果更佳。

技术领域

本发明涉及信号处理领域，特别涉及一种MIPI C-PHY的信号处理系统及方法。

背景技术

MIPI联盟，即移动产业处理器接口(Mobile Industry Processor Interface简称MIPI)联盟。由其确定的通信接口标准被用于主机和外围设备之间的通信。MIPI C-PHY是近年来满足高分辨率的显示模块的驱动而新规定的高速通信接口，其使用三条信号线来进行通信，三条信号线分别传输高、中、低三值信号，时钟信号被埋入到三值信号中。C-PHY的三值信号在逻辑状态变换时存在固有抖动使信号品质下降。从而影响显示效果。因此，在MIPIC-PHY接收端减小逻辑状态变换时产生的抖动存在技术上的需求。

发明内容

本发明的目的在于克服现有技术的不足，提供一种MIPI C-PHY的信号处理系统及方法，用于减少在信号抖动，维持信号品质。

为了实现上述目的，本发明采用的技术方案为：一种MIPI C-PHY的信号处理系统，包括FPGA单元、时钟单元、信号接收器，所述FPGA单元的输入端输入MIPI C-PHY的3-wire信号；所述时钟单元与FPGA单元连接，用于为FPGA单元提供工作时钟；所述FPGA单元对接收到的3-wire信号进行延时后送入到信号接收器的输入端，所述信号接收器接收到信号进行解码后输出。

所述FPGA单元通过计数器计数来计算对3-wire信号的延时时间。

所述FPGA通过分别控制3-wire信号中的每一路信号的延时时间来控制3-wire信号的状态变换时间。

一种MIPI C-PHY的信号处理系统的处理方法，FPGA接收到3-wire信号，其中3-wire信号为一个MIPI C-PHY端口的三个线路中的其中一个线路对应的信号，3-wire信号包括A、B、C三个信号；

对接收到的3-wire信号进行分析，确定A、B、C三个信号所需的延时时间；

对A、B、C三个信号做相对应的延时时间后输出。

FPGA通过输出延时分别作用在3-wire信号中的A、B、C三个信号，从而使得A、B、C三个信号延时后进行状态切换的时间一致。

所述FPGA通过分别检测A、B、C三个信号的对应状态变换的时刻，通过对A、B、C三个信号分别进行延时使得三个信号A、B、C的高低逻辑状态的变换在同一时间。

本发明的优点在于：通过对信号分别进行延时使得3-wire信号的A、B、C信号做出延时后达到同时进行逻辑状态变换实现同步输出的目的，从而减少信号抖动，维持信号品质，使得显示效果更佳。

附图说明

下面对本发明说明书各幅附图表达的内容及图中的标记作简要说明：

图1为现有技术MIPI C-PHY信号切换抖动波形示意图；

图2为FPGA控制延时后减小信号抖动示意图；

图3为本发明MIPI C-PHY接收器信号切换防抖动示意框图

图4为本发明计数器延时的工作原理时序；