[发明专利]一种基于FPGA的多通道分片合并处理方法及系统

权利要求书

1.一种基于FPGA的多通道分片合并处理方法，其特征在于，包括：

令牌环轮询控制机制，用于实现将多通道的多片数据包以固定单元长度为单位进行并转串操作；

读写仲裁机制，用于实现对内外部存储的读写仲裁和速率平衡，平衡外部存储器与内部存储器之间的读写数据流吞吐；内部存储器以数据包片为单位进行数据写，以固定小单元为单位进行数据读，外部存储器以固定小单元为单位进行数据写，以数据包片为单位进行数据读；

分区存储访问控制机制，用于实现与外部存储控制器的读写交互访问；

其中，令牌环轮询控制机制通过令牌环轮询控制模块实现，令牌环轮询控制模块包括多通道缓存器、令牌存储队列、令牌环轮询器和合并输出控制器；其中，多通道缓存器设置于多通道数据输入端，包括并行的N个512*256的块随机存储器BRAM用于数据缓存，输入端的N个通道数据以突发包形式输入各自通道的数据缓存，当某个通道数据缓存中的数据达到16个时，触发状态机向一个命令队列写入通道标识；令牌环轮询器设置令牌环轮询状态机在轮询命令队列，查询到命令队列非空时，取出该通道标识，检测标识后使对应的通道得到令牌，触发对应通道的数据缓存读操作，数据缓存中读出一个固定小单元长度的数据，该小单元读取完毕后，下一个得到令牌的通道进行读取操作，如果没有通道被触发则等待；将多通道的突发数据包片被打散为固定小单元，合并为一路输出缓存。

2.如权利要求1所述的一种基于FPGA的多通道分片合并处理方法，其特征在于，所述令牌环轮询控制机制采用并列的N个数据缓存，以存满一个固定小单元长度的数据为触发写入令牌，并采用令牌轮询机制进行令牌读取，得到令牌后以固定小单元长度为单位进行数据包片的串行输出。

3.如权利要求1所述的一种基于FPGA的多通道分片合并处理方法，其特征在于，所述分区存储访问控制机制，利用存储控制器IP，简化存储访问接口，并对外部存储器进行区域划分，按通道划分扇区，每个通道又进行乒乓，拼接后的单通道数据有内部存储进行输出缓存。

4.一种基于FPGA的多通道分片合并处理系统，其特征在于，包括：

令牌环轮询控制模块，用于实现将多通道的多片数据包以固定单元长度为单位进行并转串操作；

读写仲裁机制模块，用于实现对内外部存储的读写仲裁和速率平衡，平衡外部存储器与内部存储器之间的读写数据流吞吐；内部存储器以数据包片为单位进行数据写，以固定小单元为单位进行数据读，外部存储器以固定小单元为单位进行数据写，以数据包片为单位进行数据读；

分区存储访问控制模块，用于实现与外部存储控制器的读写交互访问；

令牌环轮询控制模块包括多通道缓存器、令牌存储队列、令牌环轮询器和合并输出控制器；其中，

多通道缓存器，设置于多通道数据输入端，包括并行的N个512*256的块随机存储器BRAM用于数据缓存，输入端的N个通道数据以突发包形式输入各自通道的数据缓存，当某个通道数据缓存中的数据达到16个时，触发状态机向一个命令队列写入通道标识；

令牌环轮询器，设置令牌环轮询状态机在轮询命令队列，查询到命令队列非空时，取出该通道标识，检测标识后使对应的通道得到令牌，触发对应通道的数据缓存读操作，数据缓存中读出一个固定小单元长度的数据，该小单元读取完毕后，下一个得到令牌的通道进行读取操作，如果没有通道被触发则等待；

合并输出控制器，多通道的突发数据包片被打散为固定小单元，通过合并输出控制器合并为一路输出缓存。

5.根据权利要求4所述的一种基于FPGA的多通道分片合并处理系统，其特征在于，分区存储访问控制模块包括分区读写控制器、DDR2 SDRAM存储控制器和输出缓冲控制器；

DDR2 SDRAM存储控制器，实现与DDR2 SDRAM的交互操作，将输出后的单通道固定小单元写入外部存储器DDR2 SDRAM；其中每个固定小单元设置各自的通道信息、长度信息及编号信息；

分区读写控制器，将外部存储分为2N个扇区，每个固定小单元按照顺序写入各自通道对应的扇区，当某个扇区的固定小单元攒满一个突发包片长度的数据时，将该扇区的数据以突发包片为单位进行数据读取，其他通道以此类推；

输出缓冲控制器，以固定小单元为单位的串行数据流转为以突发包片为单位的串行数据流。