[发明专利]动态随机存取存储器结构

说明书

本发明公开了一种动态随机存取存储器结构。所述动态随机存取存储器结构包含一电容组和一第一晶体管。所述电容组包含一第一电容和一第二电容。所述第一晶体管电连接于所述电容组，其中所述电容组还包含一个共用电极，所述第一电容和所述第二电容共享所述共用电极，以及所述共用电极垂直或几乎垂直于所述第一晶体管的主动区的延伸方向，或所述共用电极并非设置于所述第一电极和所述第二电极的上方或下方。本发明相较于现有技术，可以兼容于现有的逻辑电路的操作速度，以及兼容于现有的逻辑电路的工艺。

技术领域

本发明涉及一种动态随机存取存储器结构，尤其涉及一种包含共享的一个共用电极的电容组的动态随机存取存储器结构。

背景技术

现有的晶体管的工艺不断地从28纳米工艺微缩到5纳米工艺，甚至迈向3纳米工艺。而在现有技术中，一高性能计算单元(high performance computing unit,HPCU)例如一中央处理器、图形处理单元、加速器或人工智能系统是由一逻辑芯片(或系统单芯片(System on a Chip,SOC))和一动态随机存取存储器(Dynamic Random Access Memory,DRAM)芯片(通常由4或8片的裸芯片(dices)互相堆叠而成，并通过硅通孔(Through-Silicon Via,TSV)连接输入/输出引脚)组成，其中所述DRAM芯片又称为一高带宽内存(High Bandwidth Memory,HBM)，且所述高性能计算单元延续了具有高数据带宽与快速随机存取时间的大容量存储器(如嵌入式静态随机存取(Static Random Access Memory,SRAM)存储器/动态随机存取存储器和分离式随机存取存储器)的强烈需求。

然而，所述逻辑芯片和所述DRAM芯片之间可能具有性能上的差距。当所述逻辑芯片的性能可以被低于10纳米的工艺大幅加速，特别是因为鳍式场效晶体管(fin field-effect transistor,FinFET)或是三维的三栅极晶体管(tri-gate transistor)的进步而加速时，所述DRAM芯片趋缓的工艺发展让知名的“内存墙”(memory wall，事实上应是DRAM墙)问题更加严重。虽然可以将具有深沟槽电容(deep-trench capacitor)的DRAM单元当作所述嵌入式DRAM而用于第三或是第四级的高速缓冲存储器，以和所述HPCU一起运作而具有更高的存取速率，且相较于所述嵌入式SRAM可支持更大的存储空间。但是对低于14纳米的工艺来说，所述具有深沟槽电容的DRAM单元会越来越难微缩。另一方面，大部分的分离式DRAM芯片会使用堆叠电容(stacked capacitor)的结构，其中所述堆叠电容的结构的尺寸正迈向15纳米甚至12纳米，但更进一步的微缩将会是一大困难。

也就是说，有关所述DRAM芯片的工艺在每个工艺技术节点的微缩速度都比所述逻辑芯片慢，代表现有的DRAM并无法用于帮助所述逻辑芯片提供或存储数据。上述有关所述DRAM芯片和所述逻辑芯片的工艺微缩速度的差异主要在于两点：(1)所述鳍式场效晶体管的工艺突破22纳米之后，已被所述逻辑芯片迅速采用，其中所述鳍式场效晶体管可以大幅改善互补金属氧化物半导体的性能如漏电流、开关电流比、在晶体管微缩下持续驱动的能力、以及充分地利用了三维空间等等；以及(2)尚未满足所述DRAM芯片所必须具有的电容结构的需求，也就是说，所述DRAM芯片中的DRAM单元还没发展出良好且适用于所述逻辑芯片的工艺的结构。

因此，如何改善所述DRAM芯片以使其兼容于所述逻辑芯片的工艺是所述DRAM芯片的设计者的一项重要议题。另外，发展出兼容于所述DRAM单元且具有更大电容值的电容结构也是一大需求。

发明内容

本发明公开了一种动态随机存取存储器结构，所述动态随机存取存储器结构具有设置于一凹槽内的一电容组，以及所述动态随机存取存储器结构可以在进一步的缩放(scaling)中自然兼容于鳍式场效晶体管或鳍式结构晶体管的先进工艺。