[发明专利]导电结构的制备方法和薄膜晶体管阵列基板的制备方法有效
| 申请号： | 201911167176.5 | 申请日： | 2019-11-25 |
| 公开（公告）号： | CN112838049B | 公开（公告）日： | 2023-03-28 |
| 发明（设计）人： | 黄展宽;赫义煊;周文丰;吴超 | 申请（专利权）人： | 深超光电(深圳)有限公司 |
| 主分类号： | H01L21/768 | 分类号： | H01L21/768;H01L27/12 |
| 代理公司： | 深圳市赛恩倍吉知识产权代理有限公司 44334 | 代理人： | 徐丽 |
| 地址： | 518109 广东省深圳市*** | 国省代码： | 广东;44 |
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| 摘要： | |||
| 搜索关键词： | 导电 结构 制备 方法 薄膜晶体管 阵列 | ||
一种导电结构的制备方法，其包括以下步骤：形成导电层；于所述导电层上形成光阻层；以及利用所述光阻层对所述导电层进行图案化，形成导电结构，所述导电结构相较于所述光阻层的双边关键尺寸偏差为0.3微米至0.8微米。还提供一种薄膜晶体管阵列基板的制备方法。
技术领域
本发明涉及显示技术领域，尤其涉及一种导电结构的制备方法和一种薄膜晶体管阵列基板的制备方法。
背景技术
窄边框的显示设备要求显示面板边缘的外围电路占用的面积尽可能的小，因此要求外围电路的线间距尽可能的小。
然而，现有的外围电路其导电结构经蚀刻形成后，关键尺寸偏差(criticaldimension bias，CD bias)过大，导致线间距无法进一步缩小，不利于显示面板的窄边框的实现。
发明内容
本发明提供一种导电结构的制备方法，其包括以下步骤：
形成导电层；
于所述导电层上形成光阻层；
利用所述光阻层对所述导电层进行图案化，形成导电结构，其中，所述导电结构相较于所述光阻层的双边关键尺寸偏差为0.3微米至0.8微米。
本发明还提供一种薄膜晶体管阵列基板的制备方法，其包括以下步骤：
形成导电层；
于所述导电层上形成光阻层；
利用所述光阻层对所述导电层进行图案化，形成导电结构，其中，所述导电结构相较于所述光阻层的双边关键尺寸偏差为0.3微米至0.8微米。
本发明提供的导电结构的制备方法及薄膜晶体管阵列基板的制备方法，其导电层蚀刻后，得到的导电结构相较于光阻层的双边关键尺寸偏差可减小至0.3微米至0.8微米，相当于缩小了相邻的导电结构之间的间距，有利于应用该导电结构作为导线的显示面板的窄边框的实现。
附图说明
图1为本发明实施例的导电结构的制备方法的流程图。
图2至图4为本发明实施例的导电结构的制备方法的各步骤的剖面示意图。
图5为本发明一实施例的导电结构的扫描电子显微镜图像。
图6为本发明另一实施例的导电结构的扫描电子显微镜图像。
图7为本发明实施例的薄膜晶体管阵列基板的制备方法的流程图。
图8为本发明实施例的薄膜晶体管阵列基板的剖面示意图。
图9为现有技术中的导电结构的扫描电子显微镜图像。
主要元件符号说明
基板 10
导电层 20
第一导电层 21
第二导电层 22
第三导电层 23
光阻层 30
导电结构 40
薄膜晶体管阵列基板 100
薄膜晶体管 50
栅极 51
栅极绝缘层 52
半导体层 53
漏极 54
源极 55
钝化层 60
接触孔 61
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
