[发明专利]一种半导体结构及其制作方法

说明书

本发明提供一种半导体结构及其制作方法，该方法形成沿X方向依次划分为第一连接区、存储区及第二连接区的叠层结构于衬底上，然后通过刻蚀使第二连接区的顶面比第一连接区的顶面低至少一个层级，再同步刻蚀叠层结构位于所述第一、第二连接区的部分，形成第一、第二阶梯结构，各级台阶的台面分别暴露出不同的牺牲层或不同的介质层。本发明在存储区两侧形成阶梯结构前，预先使存储区两侧的连接区错开至少一个层级，使最终存储区两侧的阶梯结构的各级台阶的台面分别暴露出不同的层级，从而将存储区一侧原本作为虚拟区域的空间利用起来，不仅可以提升单元面积利用率，还可以实现连接区分区翻倍以降低台阶制造难度，此外，还可以减少使用的掩模版数量。

技术领域

本发明属于半导体集成电路领域，涉及一种半导体结构及其制作方法。

背景技术

快闪存储器(Flash Memory，简称闪存)是一种非易失性存储器(Non-VolatileMemory，简称NVM)，也就是说当电源关掉，它所存储的数据不会消失。与之对应，动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)、静态随机存取存储器(StaticRandom Access Memory，简称SRAM)则是易失性存储器(Volatile Memory，VM)，电源关掉，所存储的数据会消失。

闪存依存储单元(Memory Cell)结构的不同区分为NOR Flash及NAND Flash二种，NOR Flash具有较快的读取速度，但写入及擦除则较慢，其容量也远小于NAND Flash，但NORFlash可存取至任何选定的字节。一般IC内之嵌入式闪存(Embedded Flash)均为NORFlash，主要用于存储行动装置及计算机内之启动、应用程序、操作系统和就地执行(eXecute-in-Place，XIP)的代码。NOR Flash存储单元大小比NAND Flash大很多，也由于存储单元的结构，NOR Flash在本质上比NAND Flash可靠。NAND Flash的读取速度稍慢，但写入及擦除则相对较NOR Flash快很多，IC容量可达128GB以上，但它无法存取至特定的字节，而是以小块(Page)方式处理数据。NAND Flash通常被用来作为大量数据存储器，现在市面上GB(Gigabyte)级的U盘(USB Flash Drive)及SSD固态硬盘(Solid State Drive/Disk)均使用NAND Flash。

平面结构的NAND闪存已接近其实际扩展极限，给半导体存储器行业带来严峻挑战。新的3D NAND技术，垂直堆叠了多层数据存储单元，可支持在更小的空间内容纳更高存储容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。

三维存储器件通常会包括一个或多个片(plane)存储区。在片存储区的两侧通常会设置有对称的用于引出栅极的连接区域。通常，连接区域具有阶梯(Stair-Step，简称SS)形状。片存储区和连接区域通常会分割成多个区块(Block)，形成多个块(block)存储区。而连接区域的台阶又可进一步划分为多个分区，以降低台阶制造难度。

现有的3D NAND技术的台阶分区(Stair Divided Scheme，简称SDS)采用如下方式：各个块存储区仅使用其中一侧的连接区域引出栅极。这样，只有一侧的连接区域及该连接区域中的接触是有用的，进行连线，而另一侧的连接区域是无用的，作为虚拟(dummy)区域，导致单元面积的利用率降低。并且由于区块连接区域的尺寸是一定的，例如4584nm，若连接区域的台阶划分为三分区，则每一分区的尺寸为1528nm，若划分为四分区，则每一分区的尺寸为1146nm，若划分为五分区，则每一分区的尺寸为916nm，若划分为六分区，则每一分区的尺寸为734nm，而现有工艺下，734nm的尺寸勉强足够在台阶上放置接触部，继续增加分区将导致台阶尺寸进一步减小，不利于放置接触部。也就是说目前业界SDS分区方式最多到6分区就达到瓶颈。