[发明专利]沟槽型MOSFET结构及其制造方法

说明书

公开了一种制造沟槽MOSFET的方法。包括：在半导体基底中形成从上表面延伸至其内部的沟槽；形成覆盖所述沟槽的侧壁、所述沟槽的底部以及所述半导体基底的上表面的第一绝缘层；在所述沟槽中形成覆盖所述沟槽的底部和下部侧壁的屏蔽导体，所述第一绝缘层将所述屏蔽导体与所述半导体基底隔开；形成覆盖所述屏蔽导体顶部的第二绝缘层，所述第一绝缘层和所述第二绝缘层共形形成介质层；去除位于所述半导体基底的上表面的介质层和位于所述沟槽上部侧壁的介质层，使得保留的所述介质层的上表面高于所述屏蔽导体的上表面。本发明简化现有技术中形成沟槽MOSFET的工艺步骤，从而降低生产成本。

技术领域

本发明涉及半导体技术，更具体地，涉及一种沟槽型MOSFET结构 以及一种制造沟槽MOSFET的方法。

背景技术

金属氧化物半导体场效应晶体管(MOSFET)作为功率半导体器件 已经得到了广泛的应用，例如在功率变换器中作为开关。

在过去，半导体工业使用各种不同的器件结构和方法来形成 MOSFET，其中，屏蔽栅极沟槽MOSFET相对于传统的MOSFET的优 势在于，具有帮助降低晶体管的栅到漏电容的屏蔽导体，减小了栅极- 漏极电容，并提高了晶体管的截止电压。而栅极电极和屏蔽电极之间通 过介电层而彼此绝缘，该介电层还称作极间电介质或IED。IED必须具 有足够的质量和厚度来支持可能存在于屏蔽电极和栅极电极之前的电势 差。此外，屏蔽电极和IED层之间的接口处和IED层中的接口阱电荷和 介电阱电荷与用于形成IED层的方法主要相关。

现有技术中，确保足够强度和足够可靠的高质量IED以提供需要的 电学特性，在形成栅极电极和屏蔽电极之间的IED层的工艺都很繁琐， 操作复杂，并且生产成本高。因此，需要一种用于形成屏蔽栅极沟槽 MOSFET的方法来满足对高质量IED的需求，在降低生产成本的前提下， 确保屏蔽栅极沟槽MOSFET的性能。

发明内容

有鉴于此，本发明的目的在于提供一种制造沟槽MOSFET的方法， 简化现有技术中形成沟槽MOSFET的工艺步骤，从而降低生产成本。

根据本发明的第一方面，提供一种制造沟槽MOSFET的方法，包括： 在半导体基底中形成从上表面延伸至其内部的沟槽；形成覆盖所述沟槽 的侧壁、所述沟槽的底部以及所述半导体基底的上表面的第一绝缘层； 在所述沟槽中形成覆盖所述沟槽的底部和下部侧壁的屏蔽导体，所述第 一绝缘层将所述屏蔽导体与所述半导体基底隔开；形成覆盖所述屏蔽导 体顶部的第二绝缘层，所述第一绝缘层将所述第二绝缘层与所述半导体 基底隔开，所述第一绝缘层和所述第二绝缘层共形形成介质层；去除位 于所述半导体基底的上表面的介质层和位于所述沟槽上部侧壁的介质层， 使得保留的所述介质层的上表面高于所述屏蔽导体的上表面；在所述沟 槽的上部形成栅介质层和栅极导体，所述栅介质层位于所述沟槽的上部 侧壁，且将所述栅极导体与所述半导体基底隔开；形成体区、源区以及 漏极电极。

优选地，去除所述半导体基底的上表面的介质层和位于所述沟槽上 部侧壁的介质层的步骤包括：在所述沟槽的上部填充硬掩膜；采用所述 硬掩膜，刻蚀去除位于所述沟槽上部侧壁以及所述半导体基底的上表面 的介质层；以及去除所述硬掩膜，其中，保留的所述介质层位于所述屏 蔽导体上的部分为极间电介质，以屏蔽所述栅极导体与所述屏蔽导体。

优选地，所述填充所述硬掩膜的步骤包括：沉积硬掩膜，所述硬掩 膜包括位于所述沟槽内的第一部分和位于所述半导体基底上表面上的第 二部分；采用回刻蚀或化学机械平面化去除所述硬掩膜的第二部分，以 暴露所述介质层的顶端。

优选地，在去除所述硬掩膜的步骤之后还包括采用酸性溶液去除部 分所述极间电介质，使得所述极间电介质的上表面光滑。

优选地，所述硬掩膜为与所述介质层有高选择比的物质。

优选地，所述硬掩膜为光刻胶，硅或多晶硅中的一种。

优选地，所述第二绝缘层为采用热氧化形成的氧化层。