[发明专利]一种采用负反馈箝位技术的带隙基准电路

权利要求书

1.一种采用负反馈箝位技术的带隙基准电路，其特征在于，包括：带隙基准电流源偏置电路(1)及带隙基准核心电路(2)，其中所述带隙基准电流源偏置电路(1)的信号输出端与所述带隙基准核心电路(2)的信号输入端相连接；所述带隙基准电流源偏置电路(1)为所述带隙基准核心电路(2)提供偏置电流信号，所述带隙基准核心电路(2)通过采用由NPN型三极管Q3、NPN型三极管Q4、电阻R3、NMOS管M9、电阻R4以及电阻R2a组成负反馈电路结构实现的箝位技术，取代运算放大器箝位技术产生高性能带隙基准参考电压；

所述带隙基准核心电路(2)包括：NMOS管M9、NMOS管M10、NPN型三极管Q1、NPN型三极管Q2、NPN型三极管Q3、NPN型三极管Q4、NPN型三极管Q5、电阻R1a、电阻R1b、电阻R2a、电阻R2b、电阻R3、电阻R4以及电容C1，其中NPN型三极管Q5的集电极与PMOS管M4的漏极相连，NPN型三极管Q5的发射极与电阻R2的一端相连，电阻R2的另一端与外部地线GND相连，电阻R4的一端分别与PMOS管M6的漏极、NMOS管M9的源极、NMOS管M10的漏极以及采用负反馈箝位技术的带隙基准电路的输出端VREF相连，电阻R4的另一端分别与NPN型三极管Q5的基极、电阻R2b的一端、电阻R2a的一端以及NPN型三极管Q4的基极相连，电阻R2b的另一端分别与NPN型三极管Q1的基极、电阻R1b的一端相连，电子R1b的另一端分别与NPN型三极管Q2的基极以及NPN型三极管Q1的集电极相连，NPN型三极管Q1的发射极与外部地线GND相连，电阻R2a的另一端分别与NPN型三极管Q2的集电极、NPN型三极管Q3的基极以及电容C1的一端相连，电容C1的另一端分别与PMOS管M8的漏极、NMOS管M9的栅极以及NPN型三极管Q4的集电极相连，NMOS管M9的漏极与外部电源VDD相连，NPN型三极管Q2的发射极与电阻R1a的一端相连，电阻R1a的另一端与外部地线GND相连，NPN型三极管Q4的发射极与电阻R3的一端相连，电阻R3的另一端与NPN型三极管Q3的集电极相连，NPN型三极管的发射极与外部地线GND相连，NMOS管M10的栅极与偏置电压Vb相连，NMOS管M10的源极与外部地线相连。

2.根据权利要求1所述的一种采用负反馈箝位技术的带隙基准电路，其特征在于，所述带隙基准电流源偏置电路(1)包括：PMOS管M1、PMOS管M2、PMOS管M3、PMOS管M4、PMOS管M5、PMOS管M6、PMOS管M7、PMOS管M8、电阻R5以及电流源ISS，其中PMOS管M1的源极分别与PMOS管M3的源极、PMOS管M5的源极、PMOS管M7的源极以及外部电源VDD相连，PMOS管M1的漏极与PMOS管M2的源极相连，PMOS管M1的栅极分别与PMOS管M3的栅极、PMOS管M5的栅极、PMOS管M7的栅极、PMOS管M2的漏极以及电阻R5的一端相连，电阻R5的另一端分别与PMOS管M2的栅极、PMOS管M4的栅极、PMOS管M6的栅极、PMOS管M8的栅极以及电流源ISS的一端相连，电流源ISS的另一端与外部地线GND相连，PMOS管M3的漏极与PMOS管M4的源极相连，PMOS管M5的漏极与PMOS管M6的源极相连，PMOS管M7的漏极与PMOS管M8的源极相连。

3.根据权利要求2所述的一种采用负反馈箝位技术的带隙基准电路，其特征在于，所述带隙基准电流源偏置电路(1)中，PMOS管M1的栅极接PMOS管M2的漏极以及PMOS管M3的栅极接电阻R5的高电位端，从而降低外部电源VDD的电压；PMOS管M3与PMOS管M4、PMOS管M5与PMOS管M6、PMOS管M7与PMOS管M8分别构成共源共栅电流源结构并为所述带隙基准核心电路(2)提供偏置电流，进而提高带隙基准电路的电源抑制比。

4.根据权利要求1所述的一种采用负反馈箝位技术的带隙基准电路，其特征在于，所述带隙基准核心电路(2)中NPN型三极管Q3、电阻R3、NPN型三极管Q4、NMOS管M9、电阻R4以及电阻R2a构成负反馈回路进而形成负反馈箝位技术，NPN型三极管Q2的发射极面积是NPN型三极管Q1的m倍，NPN型三极管Q1、NPN型三极管Q3、NPN型三极管Q4与NPN型三极管Q5完全一样。