[发明专利]半导体器件及其制造方法

说明书

本申请涉及半导体器件及其制造方法。半导体器件的可靠性得到提高。制造半导体器件的方法具有在导线键合步骤之前执行等离子体处理的步骤，并且在等离子体处理步骤之后焊盘的表面粗糙度等于或小于3.3纳米。

相关申请的交叉引用

这里通过参考并入2018年12月5日提交的日本专利申请No.2018-227953的全部公开内容，包括说明书、附图和摘要。

技术领域

本发明涉及半导体器件及其制造方法，例如，本发明涉及具有导线的半导体器件和对于该半导体器件的制造技术有用的技术。

背景技术

日本专利申请公开No.2000-340596描述了一种在导线键合步骤之前具有等离子体清洁步骤的技术。

发明内容

例如，在具有引线的半导体器件中，为了抑制污染物，该污染物是降低连接引线和导线的可靠性的因素，可以在导线键合步骤之前使引线的表面经受等离子体处理以清洁引线的表面。

然而，本发明人最新发现，被执行用于清洁引线表面的等离子体处理对于形成在半导体芯片表面上的导线和焊盘之间的键合强度产生不利影响。因此，需要一种即使在导线键合步骤之前执行等离子体处理也不会降低焊盘与导线之间的键合强度的器件。

其他目的和新颖特征从本说明书的描述和附图中将变得显而易见。

一个实施例中的半导体器件的制造方法具有在导线键合步骤之前执行等离子体处理的步骤，并且在等离子体处理步骤之后焊盘的表面粗糙度等于或小于3.3。

根据一个实施例，可以提高半导体器件的可靠性。

附图说明

图1是从QFP型半导体器件的上表面看到的平面图。

图2是沿着图1中的A-A线截取的截面图。

图3示出了半导体芯片的布局配置。

图4是示出在半导体芯片中形成集成电路之后制造QFP型半导体器件的工艺流程的流程图。

图5是示出导线键合工艺的流程的流程图。

图6是示出通过第一键合将焊盘和球彼此键合的状态的示意图。

图7A至图7C是示意性地示出当高频功率大时的等离子体处理的图。

图8A至图8C是示意性地示出当高频功率小时的等离子体处理的图。

图9是示出当改变等离子体处理中的高频功率和放电压力时在焊盘的表面上形成的氧化物膜的相对膜厚度的表。

图10是示出当改变等离子体处理中的高频功率和放电压力时在焊盘和球之间的合金化率的图。

图11是示出在包括高频功率和处理时间的等离子体条件与焊盘和球之间的合金化率之间的关系的图。

图12是示出在包括高频功率和处理时间的等离子体条件与焊盘的表面上形成的氧化物膜的膜厚度之间的关系的图。

图13是示出在内部引线和导线之间的抗张强度与等离子体条件之间的关系的图。

图14A是施加到球的负荷的分布的示意图。

图14B是施加到球的超声波振动的分布的示意图。

图15示出了导线键合工艺的键合状态。

图16示出了导线键合工艺的键合状态。

图17示出了导线键合工艺的键合状态。

图18A是施加到球的负荷的分布的示意图。