[发明专利]具有深沟槽隔离岛的ESD保护器件

说明书

本申请涉及具有深沟槽隔离岛的ESD保护器件，并公开一种电子器件(100)，其包括具有第二导电类型的衬底(105)，该衬底包括具有掩埋层(BL)的半导体表面层(115)，该掩埋层(BL)具有第一导电类型。均具有第一导电类型的第一掺杂区域(例如集电极)(117)和第二掺杂区域(例如发射极)(119)在半导体表面层中，其中具有第二导电类型的第三掺杂区域(例如基极)(118)在第二掺杂区域内，其中第一掺杂区域在第三掺杂区域下方并横向于第三掺杂区域延伸。至少一排深沟槽(DT)隔离岛(125₁‑125₁₅)位于第一掺杂区域内，每个隔离岛都包括沿沟槽侧壁从半导体表面层延伸到BL的电介质衬垫，以及从半导体表面层延伸到BL的相关联的深掺杂区域(125a)。深掺杂区域可以合并，从而形成跨越DT岛的合并的深掺杂区域。

技术领域

本公开总体涉及电子器件，并且更具体地但不排他地涉及基于垂直双极晶体管的ESD保护器件。

背景技术

对于某些器件，诸如基于双极互补金属氧化物半导体(BiCMOS)的集成电路(IC)器件，基于垂直双极的静电放电(ESD)保护器件可以用于ESD保护，特别是对于某些低压MOS器件。例如，为了实现基于NPN的ESD保护器件，可以在NPN晶体管的n集电极周围放置单个深沟槽(DT)隔离环。

用于基于垂直双极的ESD保护器件的ESD保护中的优选电流路径通常穿过在器件表面处的集电极接触件与掩埋层(BL)之间的深高掺杂区域，其中BL横向地延伸，包括在基极下方，并且其中深掺杂区域的串联电阻设定ESD保护器件的钳位电压。例如，一种深高掺杂区域布置在沟槽填充之前使用成角度的离子注入以通过DT隔离环孔注入，以在连接到BL的DT隔离环边缘处形成高掺杂而又狭窄(电阻)的区域。

发明内容

提供本发明内容以简化形式介绍所公开概念的简要选择，这些概念在包括提供的附图的具体实施方式中进一步描述。本发明内容不旨在限制要求保护的主题的范围。

本公开包括电子器件，该电子器件包括具有第二导电类型的衬底，该衬底包括具有BL的半导体表面层，该BL具有第一导电类型。均具有第一导电类型的第一掺杂区域(例如，集电极)和第二掺杂区域(例如，发射极)在半导体表面层中，其中第三掺杂区域(例如，基极)具有第二导电类型，其中第二掺杂区域在第三掺杂区域内。第一掺杂区域包括位于第二掺杂区域和第三掺杂区域下方并与第二掺杂区域和第三掺杂区域横向间隔开的部分。至少一排DT隔离岛在第一掺杂区域内，每个DT隔离岛包括沿沟槽侧壁从半导体表面层延伸到BL的电介质衬垫，以及从半导体表面层延伸到BL的相关联的深掺杂区域。相应的深掺杂区域被合并，以形成跨越多个DT隔离岛的合并的深掺杂区域。尽管可以预期所公开的示例提供各种器件操作参数的改进，但是除非在特定权利要求中明确记载，否则不需要特定结果。

附图说明

现在将参考附图，这些附图不一定按比例绘制，其中：

图1A是根据公开的示例的所公开的ESD保护器件的俯视透视图，该ESD保护器件包括垂直NPN晶体管，在集电极接触件和基极之间具有单排的多个DT隔离岛，并且在NPN晶体管的集电极中具有合并的深n掺杂，其中示出了可选的外部DT隔离环。

图1B是根据公开的示例的所公开的ESD保护器件的俯视透视图，该ESD保护器件包括垂直NPN晶体管，在集电极接触件和基极之间具有DT隔离岛，其中合并的深n掺杂示出了均放置在NPN晶体管的集电极中的彼此交错的两排DT隔离岛，并再次示出了可选的外部DT隔离环。

图1C是根据公开的示例的所公开的ESD保护器件的俯视透视图，该ESD保护器件包括垂直NPN晶体管，在集电极接触件与基极和发射极之间具有多个DT隔离岛，其中DT隔离岛以单排示出，还具有合并的深n掺杂区域，其中再次示出了可选的外部DT隔离环，其中集电极接触件在深n掺杂区域内。