[发明专利]一种存储器以及包括该存储器的设备

说明书

本公开涉及一种存储器以及包括该存储器的设备。该存储器可以包括在组合处理装置中，该组合处理装置还可以包括计算装置、通用互联接口和其他处理装置。所述计算装置与其他处理装置进行交互，共同完成用户指定的计算操作。存储装置分别与计算装置和其他处理装置连接，用于存储计算装置和其他处理装置的数据。本公开的方案能够广泛地应用于各种数据存储领域中。

技术领域

本公开涉及存储器领域，更具体地，涉及DDR存储器领域。

背景技术

在低功耗双重数据比率(Low Power Dual Data Rate，LPDDR4)的终 端电阻(ODT，On-die Termination，)控制方法中,具有唯一的操作方式, 即是在写入时被访问的管芯(Die)以及在读取时被访问的片上系统(SOC) 可以选择打开ODT或关闭ODT。

而在LPDDR5的ODT控制方法中,具有更有弹性的操作方式,即是在 写入时,不论是被访问的管芯或是不被访问的管芯,都可以选择打开ODT 或是关闭ODT。这个弹性操作方式的主要原因是:随着LPDDR5的操作速 度逐渐提升到6.4Gbps,信号的完整度(SI，SignalIntegrity),以及信号 传递在信道上的质量逐渐产生衰退,因此为了得到较好的信号质量， LPPDR发展出在双管芯的架构下,可以针对被访问以及不被访问的管芯, 分别选择打开ODT以及关闭ODT,并且可以设定不同的ODT值。不过这 个看似解决写入过程信号质量的操作方式,存在如下的缺陷：在从写入转 换成读取的过程中,无法将不被访问的管芯关闭ODT,因此往往会因而影 响到读取过程的信号质量。最终的设定方式则会因为这个缺陷无法使用最 佳信号质量的ODT设定值，这导致信号质量不佳,操作速度无法提升。

发明内容

本公开的一个目的在于解决现有技术中无法继续提升存储器中数据 存取速度的缺陷。

根据本公开的第一方面，提供一种存储器，包括：至少两个管芯D1-Dn， 每个管芯包括终端电阻ODT1-ODTn，所述至少两个管芯D1-Dn之间设置 有通信路径；其中，所述至少两个管芯D1-Dn中的一个为目标管芯T-D， 该目标管芯T-D的终端电阻为目标终端电阻T-ODT，其他为非目标管芯 NT-D，该非目标管芯NT-D的终端电阻为非目标终端电阻NT-ODT，所述 目标管芯T-D的工作模式包括读模式和写模式；所述目标管芯T-D通过所 述通信路径向所述非目标管芯NT-D发送脉冲信号，以将所述非目标管芯 NT-D的非目标终端电阻NT-ODT设置为与所述读模式相匹配的第一电阻 值或与所述写模式相匹配的第二电阻值。

根据本公开的第二方面，提供一种封装体，包括如上所述的存储器， 其中，所述通信路径设置在所述封装体内部，直接连接所述至少两个管芯 D1-Dn。

根据本公开的第三发明，提供一种封装体，包括如上所述的存储器， 其中，所述封装体外部设置有外部端子，所述通信路径通过所述外部端子 连接至少两个管芯D1-Dn。

根据本公开的第四方面，提供一种处理器系统，包括处理器芯片以及 如上所述的存储器，所述处理器芯片与至少两个管芯D1-Dn相连接，其中， 所述处理器芯片根据所述目标管芯T-D的工作模式的不同而设置所述目 标终端电阻T-ODT、所述非目标终端电阻NT-ODT的电阻值，和/或所述 处理器芯片的终端电阻。

根据本公开第五方面，提供一种板卡，其包括：如上所述的存储器； 或者包括如上所述的封装体；或者包括如上所述的处理器系统。

根据本公开第六方面，提供一种电子设备，包括：如上所述的存储器； 或者包括如上所述的封装体；或者包括如上所述的处理器系统；或者包括 如上所述的板卡。