[发明专利]一种半导体器件及其制备方法

说明书

本发明公开了一种半导体器件，包括：硅衬底；若干鳍状结构，形成在硅衬底上，且沿第一方向延伸；浅槽隔离，位于若干鳍状结构之间；栅堆叠，与若干鳍状结构相交，且沿第二方向延伸，其沿第一方向两侧的侧壁上形成有第一侧墙；源/漏区，形成在若干鳍状结构上，且位于栅堆叠沿第一方向上的两侧；沟道区，包括位于第一侧墙之间的鳍状结构；其中，鳍状结构与硅衬底之间具有向内凹入的凹口结构，凹口结构内形成有隔离物，能够将鳍状结构与硅衬底隔离。本发明提供的半导体器件在硅衬底上方，且在Ge等高迁移率沟道下方的凹口结构内具有氧化物进行隔离，可以在保持高性能的条件下降低漏电流，从而改善器件特性。本发明还提供一种半导体器件的制备方法。

技术领域

本发明涉及半导体技术领域，具体涉及一种半导体器件及其制备方法。

背景技术

随着器件特征尺寸进入到5纳米技术节点，小尺度量子效应造成迁移率退化，以及器件不断微缩带来的应变工程出现饱和效应，使得器件的性能随着器件尺寸的微缩，而逐步退化；SiGe或Ge高迁移率沟道材料因具有更高的载流子迁移率，成为了新型三维器件研究的热点。

但是，由于Ge等高迁移率材料的禁带宽度较小，存在比硅基沟道更严重的漏电问题，从而降低了器件性能。

发明内容

为了克服现有技术中由硅基沟道，或，Ge等高迁移率沟道材料制备的器件存在严重漏电的技术问题，本发明提供一种半导体器件及其制备方法。

本发明所述的半导体器件，包括：硅衬底；

若干鳍状结构，若干鳍状结构形成在硅衬底上，且沿第一方向延伸；

浅槽隔离，浅槽隔离位于若干鳍状结构之间；

栅堆叠，栅堆叠与若干鳍状结构相交，且沿第二方向延伸，栅堆叠沿第一方向两侧的侧壁上形成有第一侧墙；

源/漏区，源/漏区形成在若干鳍状结构上，且位于栅堆叠沿第一方向上的两侧；

沟道区，沟道区包括位于第一侧墙之间的鳍状结构；

其中，鳍状结构与硅衬底之间具有向内凹入的凹口结构，凹口结构内形成有隔离物，隔离物能够将鳍状结构与硅衬底隔离。

优选地，隔离物为氧化物，其中，氧化物的夹断高度大于3nm。

优选地，半导体器件为FinFET器件，鳍状结构为Si_1-xGe_x，或，Si_1-yGe_y与Si_1-zGe_z的叠层；其中，0≤x≤1，0.1≤y≤0.8，0.3≤z≤1。

优选地，半导体器件为纳米线/片环栅器件；鳍状结构为Si_1-xGe_x，其中，0≤x≤1。

优选地，半导体器件为纳米线/片环栅器件；鳍状结构为Si_1-zGe_z；其中，0.3≤z≤1。

优选地，在硅衬底与凹口结构之间具有第一鳍部，第一鳍部为第一应变缓冲结构或第一硅刻蚀结构；其中，第一应变缓冲结构为Si_1-cGe_c，0.1≤c≤0.8。

优选地，鳍状结构与凹口结构之间具有第二应变缓冲结构或第二硅刻蚀结构；其中，第二应变缓冲结构为Si_1-dGe_d，0.1≤d≤0.8。

同时，本发明还提供一种半导体器件的制备方法，包括以下步骤：

提供硅衬底，并沿第一方向在硅衬底上形成若干第二鳍部；

刻蚀硅衬底，形成凹口结构；