[发明专利]一种星载异步速率通信匹配装置

权利要求书

1.一种星载异步速率通信匹配装置，其特征在于包括：高速VML接口输入模块、高速并行DDR组缓存模块、LVDS接口输出模块、电源管理分配模块、FPGA中心处理模块以及对外SPI接口模块；

通过对外SPI接口模块，接收控制指令信息并提供给FPGA中心处理模块，FPGA中心处理模块还通过高速VML接口输入模块接收从VML接口输入的短时高速率数据，短时高速率数据进入FPGA中心处理模块进行缓冲，再将数据送入高速并行DDR组缓存模块进行缓存，最后根据收到的控制指令信息，通过LVDS接口输出模块完成LVDS接口的数据实时或延时输出，电源管理分配模块用于其它各个模块的供电及电源控制；

从VML接口输入的短时高速率数据为VML电平串行数据流；

FPGA中心处理模块，包括接口驱动逻辑单元、时钟管理单元、FPGA中心控制状态机以及高速数据缓冲区；

其中，时钟管理单元提供时钟信号，接口驱动逻辑单元与对外SPI接口模块的通信，完成控制指令信号的物理传输，高速数据缓冲区与高速VML接口输入模块以及高速并行DDR组缓存模块进行通信，将高速VML接口输入模块送入的短时高速率数据进行缓冲，完成高速数据缓存前的预处理，再将数据送入高速并行DDR组缓存模块进行缓存；FPGA中心控制状态机完成装置整个过程的闭环控制；

FPGA中心控制状态机拥有4个状态，分别是：

S0：初始等待状态；

S1：高速数据接收状态；

S2：数据缓存完成状态；

S3：缓存输出状态；

FPGA中心控制状态机共有7个触发条件分别为t0-t6，具体为：

t0：未检测到同步码SP；

t1：首次检测到同步码SP；

t2：缓存写满或者持续20s未检测到同步码SP；

t3：缓存没有写满或者持续检测到同步码SP；

t4：收到丢弃缓存指令或复位指令；

t5：收到输出缓存指令；

t6：缓存为空或者收到输出停止指令；

通信匹配装置的初始状态为等待，检测高速输入口的数据输入，即S0状态，当首次检测到符合协议要求的同步码后，即t1条件，进入缓存接收状态S1，持续将高速数据写入缓存，在缓存写满或者持续20s没有检测到同步码SP时，即t2条件，当次缓存数据接收完成，即S2状态，等待下一步指令，如果收到丢弃缓存或者复位指令，即t4条件，则系统重新进入等待状态S0，如果收到输出缓存指令，即t5条件，则进入缓存输出状态S3，通过LVDS接口输出缓存数据，当缓存为空或者收到输出停止指令时，即t6条件，重新进入初始等待状态S0，整个控制完成闭环；

所述高速输入口采用的是VML接口；

高速数据流通过FPGA片内FIFO对数据进行输出位宽及格式的处理，在时钟管理单元及控制状态机的配合下，写入DDR组缓存。

2.根据权利要求1所述的一种星载异步速率通信匹配装置，其特征在于：高速输入口采用的VML接口包括：TLK2711、TLK3101或SLK2501，且该高速输入口输入的是高速串行数据，速率范围为1.6～2.5Gbps。

3.根据权利要求1所述的一种星载异步速率通信匹配装置，其特征在于：所述的高速并行DDR组缓存模块，利用6片容量为8Gbit的DDR3芯片，完成最高48Gbit的数据缓存。

4.根据权利要求1所述的一种星载异步速率通信匹配装置，其特征在于：所述的LVDS接口输出模块，采用四线制LVDS接口，作为适配速率输出接口，速率范围为30-450Mbps可设置。

5.根据权利要求1所述的一种星载异步速率通信匹配装置，其特征在于：所述的对外SPI接口模块，采用四线制SPI接口，作为对外交互控制接口，用来传输外部的控制指令以及自身的状态信息。