[发明专利]芯片制造过程中的缺陷检测方法

说明书

本发明涉及芯片制造过程中的缺陷检测方法，涉及缺陷检测技术，通过获取目标检测图像，版图查找并将目标检测图像在完整的芯片原始版图中找到对应的部分并做叠层处理形成叠层版图，然后将叠层版图划分为多个区域，每个区域内有且仅有一个等电位线条，对每个区域内的目标检测图像和原始版图分别作等电位线条个数分析而进行缺陷检测，减小缺陷检测的难度，效率高且准确率高。

技术领域

本发明涉及缺陷检测技术，尤其涉及一种芯片制造过程中的缺陷检测方法。

背景技术

随着半导体技术的发展，对芯片的良率要求越来越高。然而集成电路芯片制造工艺复杂，其制造过程中往往产生很多缺陷，因此缺陷检测是集成电路制造过程中的必备工艺。

在整个芯片制造过程中，最为核心的步骤为图形转移，即将位于原始版图上的设计图形转移到硅片上形成目标图形，也即最终图形。图形转移过程中会生成许多中间层图形如光罩图形、ADI(曝光后检测)图形、AEI(蚀刻后检测)图形等来辅助形成最终图形。由于工艺制造过程复杂，缺陷不可避免，所有这些中间层图形和最终图形都需要进行缺陷检测，保证其与原始版图上的设计图形比对没有如开路、短路、图形缺失、多余图形等的逻辑错误。

传统的在线缺陷检测一般通过光束扫描，生成灰阶图像做相邻芯片的对比来实现，但是随着集成电路线宽的缩小，较小的缺陷难以检测到，而提高灵敏度则会引入大量的噪声，缺陷检测的难度越来越大。另外在失效分析中，对芯片缺陷的判断则通过肉眼分辨来实现，效率低且容易产生遗漏。

发明内容

本发明的目的在于提供一种芯片制造过程中的缺陷检测方法，以减小缺陷检测的难度，效率高且准确率高。

本发明提供的芯片制造过程中的缺陷检测方法，包括：S1：获取目标检测图像，将目标检测图像与原始版图做叠层处理，形成叠层版图；以及S2：将叠层版图划分为多个区域，每个区域内有且仅有一个等电位线条，对每个区域内的目标检测图像和原始版图分别作等电位线条个数分析，如果同为一个则判定没有物理缺陷；如等电位线条个数不同则判定有物理缺陷。

更进一步的，所述目标检测图像为根据原始版图上的设计图形转移到硅片上的最终图形或为形成该最终图形而生成的中间层图形。

更进一步的，所述中间层图形用于辅助形成所述最终图形。

更进一步的，步骤S1中获取的目标检测图像只是实际芯片原始版图的一部分，将其在完整的芯片原始版图中对应的位置找到并做叠层处理。

更进一步的，步骤S1中通过扫描电子显微镜拍摄获取目标检测图像。

更进一步的，等电位线条为假设叠层版图中目标检测图像中的线条与原始版图中的线条重叠的部分电连通，则通电后目标检测图像、原始版图或目标检测图像及原始版图中为同电位的线条。

更进一步的，在步骤S2中叠层版图划分的一个区域中仅包括原始版图中的一个线条。

更进一步的，在步骤S2中叠层版图划分的一个区域中仅包括目标检测图像中的一个线条。

更进一步的，在步骤S2中叠层版图划分的一个区域中仅包括原始版图中的一个线条和目标检测图像中的一个线条，所述原始版图中的一个线条和所述目标检测图像中的一个线条至少部分重叠。

更进一步的，在步骤S2中叠层版图划分的一个区域中仅包括原始版图中的一个线条和目标检测图像中的第一线条和第二线条，原始版图中的一个线条与目标检测图像中的第一线条和第二线条分别至少部分重叠。

更进一步的，在步骤S2中叠层版图划分的一个区域中仅包括原始版图中的第一线条和第二线条和目标检测图像中的线条，原始版图中的第一线条和第二线条与目标检测图像中的线条分别至少部分重叠。

更进一步的，在步骤S2中如果目标检测图像中有两个线条，而原始版图中有一个线条，则存在开路的缺陷。