[发明专利]一种低速IO设备控制器的设计方法和结构

说明书

本发明公开了一种低速IO设备控制器的设计方法和结构，将多个引脚数目接近，接口时序逻辑类似的低速IO设备控制器整合为控制器模块，所述控制器模块只控制一组引脚信息，且同一时刻只有一组控制逻辑对所述引脚的操作有效果，所述控制模块的多个低速IO设备控制器分时复用所述引脚。本发明在逻辑层次实现了芯片引脚的复用，通过设置代码层次的逻辑控制，使得在不同工作模式下，内部使用不同的逻辑来控制对外的引脚，当需要其它功能的时候，通过寄存器配置和可编程逻辑模块的查找表，控制对外输出引脚的时序行为，能在满足多种低速IO设备控制器数量要求下，有效的降低了SoC的引脚数目，最大限度的降低逻辑资源，并提高了使用的灵活性。

技术领域

本发明涉及片上系统低速IO设备控制器领域，更具体的说，涉及一种低速IO设备控制器的设计方法和结构。

背景技术

在嵌入式片上系统(SoC)设计中，为了满足多种应用场景，所需的低速IO设备控制器种类繁多，占据芯片引脚数目也很大，图1为低速IO设备控制器常见的设计结构，每个低速外围设备(即低速IO设备)对应一个相关的控制器，控制器与外围设备之间有多根信号线的交互。在实际应用中，为了满足多个功能需求，对同一个低速IO设备的控制器会例化实现多个，例如，外围设备1的控制器需要实现8个，外围设备2的控制器需要实现4个。但在某些特殊的应用情境下，需要10个外围设备1的控制器，而仅需要2个外围设备2的控制器，若按照上述的设计，则不能满足用户需求。现有技术的解决方法是，根据每个外围设备对各种控制器的最大需求量，来却确定各种低速IO设备控制器的数量，例如，工作场景一需要10个uart控制器和4个i2c控制器；工作场景二需要2个uart控制器和10个i2c控制器，为了满足这两个场景，则需要在SoC中实现10个uart控制器和10个i2c控制器，这样可以满足各种应用场景，但需要在SoC中集成尽可能多的控制器，极大的浪费逻辑资源，且SoC芯片的引脚数目较多。

发明内容

有鉴于此，本发明提出一种低速IO设备控制器的设计方法和结构，能够在满足多种低速IO设备控制器数量的要求下，最大限度的降低逻辑资源和SoC芯片引脚数目，解决了现有技术中极大的浪费逻辑资源，且SoC芯片的引脚数目较多的技术问题。

本发明提供了一种低速IO设备控制器的设计方法，包括：将多个引脚数目接近，接口时序逻辑类似的低速IO设备控制器整合为控制器模块，所述控制器模块只控制一组引脚信息，且同一时刻只有一组控制逻辑对所述引脚的操作有效果，所述控制模块的多个低速IO设备控制器分时复用所述引脚。

可选的，通过系统内部总线配置寄存器，控制所述控制器模块的配置参数，进而控制低速IO设备的具体工作模式。

可选的，增加了可编程逻辑模块，实现在不同模式时，通过查找可编程逻辑模块，获知当前模式下，内部状态机的跳转方式以及接口信号发送与接收的时序行为方式，从而实现所述低速IO设备的具体工作模式。

可选的，所述控制器模块的多个低速IO设备控制器之间实现部分寄存器和内部缓存空间的共用。

可选的，当系统需要实现某一控制器的功能，则通过系统内部总线配置模式相关的寄存器，将所述控制器模块配置为具有该控制器特性的一组参数。

可选的，所述控制器模块的多个低速IO设备控制器整合在一起复用对外的接口信号，同一时刻只有一个控制器来操作某一接口信号。

可选的，使用不同的逻辑来控制所述引脚，当需要其它功能的时候，通过寄存器配置和可编程逻辑模块的查找表，控制对外输出引脚的时序行为，以达到所述控制模块的多个低速IO设备控制器分时复用所述引脚。