[发明专利]集成电路

说明书

本发明公开了一种集成电路，包括存储器阵列、多条字线、多条位线以及页面缓冲器。存储器阵列包括多个存储器单元，分别经配置以被写入权重。多条字线分别连接多个存储器单元中的一列存储器单元。多条位线分别连接多个存储器单元的彼此串联连接的一栏存储器单元。多条位线的在存储器阵列的一区块中的多者或多条字线的在存储器阵列的多个区块中的多者经配置以接收多个输入电压，且接收多个输入电压的存储器单元经配置以将写入权重与接收的输入电压相乘。页面缓冲器耦合至存储器阵列，且经配置以感测权重与输入电压的多个乘积。

技术领域

本发明是有关于一种集成电路及其运算方法，且特别是有关于一种存储器电路。

背景技术

在以范纽曼型架构(Von Neumann architecture)设计出的计算器中，数据存储单元与数据处理单元彼此分离。数据必须经由输入/输出端口(input/output，I/O)与总线(bus)而在数据存储单元与数据处理单元之间往返，故耗时与耗能。此外，对于巨量数据的处理，在单元之间的数据往返产生处理效能上的瓶颈。近年来，随着人工智能(artificialintelligence，AI)技术的兴起，计算器所需处理的数据量大幅增加，造成上述的效能瓶颈日益严重。

发明内容

本发明提供一种集成电路，可操作于存储器模式与运算模式中。

本发明的集成电路包括：存储器阵列，包括多个存储器单元，分别经配置以被写入权重；多条字线与多条位线，其中所述多条字线分别连接所述多个存储器单元中的一列存储器单元，所述多条位线分别连接所述多个存储器单元的彼此串联连接的一栏存储器单元，所述多条位线的在所述存储器阵列的一区块中的多者或所述多条字线的在所述存储器阵列的多个区块中的多者经配置以接收多个输入电压，且所述多个存储器单元中接收所述多个输入电压的多者经配置以将写入的所述多个权重中的多者与接收的所述多个输入电压相乘；以及页面缓冲器，耦合至所述存储器阵列，且经配置以感测所述多个权重的所述多者与所述多个输入电压的多个乘积。

在一些实施例中，所述多条位线的在所述区块中的所述多者接收所述多个输入电压，且所述多条字线的在所述区块中的一者经配置以接收读取电压，而所述多条字线的在所述区块中的其他者经配置以接收通行电压。

在一些实施例中，对应于所述多条位线的所述多者与所述多条字线的所述一者的存储器单元经配置以将存储的所述多个权重的所述多者与接收的所述多个输入电压相乘，且产生所述多个乘积。

在一些实施例中，集成电路更包括计数器，其中所述计数器耦合至所述页面缓冲器，且经配置以加总所述多个乘积。

在一些实施例中，所述多个输入电压的至少两者彼此相异。

在一些实施例中，所述多个输入电压彼此相同。

在一些实施例中，所述页面缓冲器包括第一快取以及第二快取。所述第一快取经配置以接收由所述多个权重的所述多者与所述多个输入电压的所述多个乘积转换而成的多个第一逻辑信号，并被预先写入由多个额外输入电压转换而成的多个第二逻辑信号。所述第二快取经配置以将所述多个第一逻辑信号与所述多个第二逻辑信号相乘并累加所述多个第一逻辑信号与所述多个第二逻辑信号的多个乘积。

在一些实施例中，所述多个额外输入电压的至少两者彼此相异且经转换为不同的逻辑信号。

在一些实施例中，所述多条字线的在所述多个区块中的所述多者经配置以接收所述多个输入电压，所述多个区块中的一者的字线电性隔离于所述多个区块的另一者的字线，所述多条位线分别被所述存储器阵列的所述多个区块共享，且所述多条位线的一者经配置以接收读取电压，而所述多条位线的其他者经配置以接收通行电压。

在一些实施例中，对应至所述多条字线的所述多者与所述多条位线的所述一者的存储器单元经配置以将存储的所述多个权重的多者与接收的所述多个输入电压相乘，且产生所述多个乘积。