[发明专利]集成电路

权利要求书

1.一种集成电路，包括：

存储器阵列，包括多个存储器单元，分别经配置以被写入权重；

多条字线与多条位线，其中所述多条字线分别连接所述多个存储器单元中的一列存储器单元，所述多条位线分别连接所述多个存储器单元的彼此串联连接的一栏存储器单元，所述多条位线的在所述存储器阵列的一区块中的多者或所述多条字线的在所述存储器阵列的多个区块中的多者经配置以接收多个输入电压，且所述多个存储器单元中接收所述多个输入电压的多者经配置以将写入的所述多个权重中的多者与接收的所述多个输入电压相乘；以及

页面缓冲器，耦合至所述存储器阵列，且经配置以感测所述多个权重的所述多者与所述多个输入电压的多个乘积。

2.根据权利要求1所述的集成电路，其中所述多条位线的在所述区块中的所述多者接收所述多个输入电压，且所述多条字线的在所述区块中的一者经配置以接收读取电压，而所述多条字线的在所述区块中的其他者经配置以接收通行电压。

3.根据权利要求2所述的集成电路，其中对应于所述多条位线的所述多者与所述多条字线的所述一者的存储器单元经配置以将存储的所述多个权重的所述多者与接收的所述多个输入电压相乘，且产生所述多个乘积。

4.根据权利要求3所述的集成电路，更包括计数器，其中所述计数器耦合至所述页面缓冲器，且经配置以加总所述多个乘积。

5.根据权利要求2所述的集成电路，其中所述多个输入电压的至少两者彼此相异。

6.根据权利要求2所述的集成电路，其中所述多个输入电压彼此相同。

7.根据权利要求6所述的集成电路，其中所述页面缓冲器包括第一快取以及第二快取，所述第一快取经配置以接收由所述多个权重的所述多者与所述多个输入电压的所述多个乘积转换而成的多个第一逻辑信号并被预先写入由多个额外输入电压转换而成的多个第二逻辑信号，且所述第二快取经配置以将所述多个第一逻辑信号与所述多个第二逻辑信号相乘并累加所述多个第一逻辑信号与所述多个第二逻辑信号的多个乘积。

8.根据权利要求7所述的集成电路，其中所述多个额外输入电压的至少两者彼此相异且经转换为不同的逻辑信号。

9.根据权利要求1所述的集成电路，其中所述多条字线的在所述多个区块中的所述多者经配置以接收所述多个输入电压，所述多个区块中的一者的字线电性隔离于所述多个区块的另一者的字线，所述多条位线分别被所述存储器阵列的所述多个区块共享，且所述多条位线的一者经配置以接收读取电压，而所述多条位线的其他者经配置以接收通行电压。

10.根据权利要求9所述的集成电路，其中对应至所述多条字线的所述多者与所述多条位线的所述一者的存储器单元经配置以将存储的所述多个权重的多者与接收的所述多个输入电压相乘，且产生所述多个乘积。

11.根据权利要求10所述的集成电路，其中所述多个乘积经由所述多条位线中的所述一者中而被加总。

12.根据权利要求10所述的集成电路，其中对应至所述多条字线的所述多者与所述多条位线的所述一者的存储器单元具有大于或等于0V的起始电压。

13.根据权利要求1所述的集成电路，其中所述存储器阵列为与非快闪存储器阵列，且所述多个存储器单元为多个快闪存储器单元。

14.根据权利要求1所述的集成电路，其中所述页面缓冲器的数量为多数，且所述存储器阵列的一区块具有多个子区块，所述多个子区块分别耦合至所述多个页面缓冲器的一者。