[发明专利]错误校正码解码器和半导体存储器装置

权利要求书

1.一种半导体存储器装置的错误校正码解码器，所述错误校正码解码器包括：

错误校正码检查器，其被配置为生成特征信息，所述特征信息表示与从存储器单元阵列中的目标页读取的输入码字中的消息位相关联的第一错误信息；

校正子发生器，其被配置为通过基于奇偶校验矩阵对所述输入码字中的所述消息位和奇偶校验位执行运算，来输出表示与所述输入码字相关联的第二错误信息的校正子向量；以及

错误检测/校正电路，其被配置为通过基于所述特征信息和所述校正子向量选择性地校正所述输入码字中的错误位来生成传输码字、生成指示所述传输码字是否包括错误位的标志信号、并基于所述传输码字输出传输消息。

2.根据权利要求1所述的错误校正码解码器，其中，所述奇偶校验矩阵包括：

第一部分，其对应于所述消息位；以及

第二部分，其对应于所述奇偶校验位，

其中，所述第一部分包括多个列向量，每个列向量包括偶数个高电平元素，

其中，所述第二部分包括多个奇偶校验列向量，每个奇偶校验列向量包括奇数个高电平元素，

其中，所述奇偶校验矩阵对应于第一类型的奇偶校验矩阵，所述第一类型的奇偶校验矩阵包括多个不同的行向量和多个不同的列向量，并且

其中，所述错误校正码检查器被配置为对所述消息位的第一总和执行第一模二运算，以输出与所述第一错误信息相关联的所述第一模二运算的第一结果作为所述特征信息。

3.根据权利要求2所述的错误校正码解码器，其中，所述错误检测/校正电路被配置为：

通过计算所述校正子向量的元素的第二总和来生成求和信号；

基于所述求和信号和所述特征信息的第三总和是否对应于零，对所述第三总和选择性地执行第二模二运算；

基于所述求和信号和所述第二模二运算的第二结果来选择性地校正所述输入码字；以及

生成所述标志信号。

4.根据权利要求2所述的错误校正码解码器，其中，所述错误检测/校正电路包括：

加法器，其被配置为通过计算所述校正子向量的元素的第二总和来生成求和信号；

错误检测器，其被配置为基于所述求和信号和所述特征信息的第三总和是否对应于零，来生成指示所述输入码字是否包括错误位的检测信号；

模计算器，其被配置为响应于所述第三总和为非零，对所述第三总和执行第二模二运算，以生成指示所述第二模二运算的第二结果是否为零的模信号；

数据校正器，其被配置为基于所述求和信号和所述模信号来选择性地校正所述输入码字以生成所述传输码字；

消息提取器，其被配置为从所述传输码字中提取传输消息，并输出所述传输消息；以及

标志发生器，其被配置为基于所述检测信号和所述模信号来生成指示所述传输码字是否包括错误位的所述标志信号。

5.根据权利要求4所述的错误校正码解码器，其中，所述标志发生器被配置为响应于指示所述传输码字不包括错误位的所述检测信号，输出具有第一逻辑电平的所述标志信号。

6.根据权利要求4所述的错误校正码解码器，其中：

所述模计算器被配置为响应于指示所述传输码字包括所述错误位的所述检测信号，执行所述第二模二运算；

所述数据校正器被配置为响应于指示所述第二模二运算的第二结果为非零的模信号，校正所述输入码字中的所述错误位，以生成所述传输码字；并且

所述标志发生器被配置为响应于所述检测信号和所述模信号而输出具有第一逻辑电平的所述标志信号，以表示所述传输消息不包括错误位。

7.根据权利要求4所述的错误校正码解码器，其中：

所述模计算器被配置为响应于指示所述传输码字包括所述错误位的所述检测信号，执行所述第二模二运算；

所述数据校正器被配置为响应于指示所述第二模二运算的第二结果为零的模信号，输出所述传输码字而不校正所述传输码字中的所述错误位；并且

所述标志发生器被配置为响应于所述检测信号和所述模信号，输出具有第二逻辑电平的所述标志信号，以表示所述传输消息包括错误位。