[发明专利]基于PCIE总线的多芯片互联系统

说明书

本发明提供了一种基于PCIE总线的多芯片互联系统，该系统包括：N个加速器，M个处理器，以及M根PCIE总线，其中，N和M均为正整数，且M大于N；每个加速器包括：至少两个端点，每个处理器包括：一个根节点，其中，一个端点与一个根节点之间通过一根PCIE总线连接，以使每个加速器的至少两个端点通过不同的PCIE总线与至少两个处理器连接。由于该系统以加速器为中心的与多个处理器相连的形成星型PCIE的计算结构，可在无需额外增加高速器件的条件下完成多处理器与加速器的数据协同。提高了数据的处理效率以及减少设备的增减的技术效果。

技术领域

本发明涉及硬件系统方案领域，尤其涉及一种基于PCIE总线多类型芯片互联系统。

背景技术

硬件性能迅猛提升，计算场景日趋细化。人工智能、自动驾驶、5G通信各个领域对硬件有不同的诉求，或侧重NPU(Neural network Processing Unit神经网络处理单元)单元性能，或考量传感器稳定性及决策系统正确性，或关注传输带宽及时延。

现有的计算芯片均为固化的计算装置，无法灵活搭配裁剪，FPGA(FieldProgrammable Gate Array现场可编程门阵列)虽可以实现硬件编程，无奈其价格是多数设备厂商难以承受之重。

PCIE(Peripheral Component Interconnect Express快速外设部件互联标准)为Intel公司提出的一种高速串行计算机扩展总线标准，4.0版本能够达到16GT/s速率，满足大多数数据高速传输需求。处理器通过树形PCIE总线结构与各高速外设互联，达到数据高速传输的目的。如图1所示，现有技术中的处理器与加速器之间的树形PCIE总线示意图。

传统多处理器协同使用加速器生产数据的方案，各处理器子系统通过PCIE与各加速器互联，处理器子系统间通过以太网传递数据，此方案需要依赖于高速网络器件，存在硬件成本高、数据时延大的缺点。

针对上述的问题，目前尚未提出有效的解决方案。

发明内容

本发明实施例提供了一种基于PCIE总线的多芯片互联系统及数据协同处理的方法，以至少解决相关技术中无法高效的实现多处理器与加速器的数据协同的问题。

根据本发明的一个实施例，提供了一种基于PCIE总线的多芯片互联系统，包括：N个加速器，M个处理器，以及M根PCIE总线，其中，N和M均为正整数，且M大于N；所述每个加速器包括：至少两个端点，所述每个处理器包括：一个根节点，其中，一个所述端点与一个所述根节点之间通过一根所述PCIE总线连接，以使所述每个加速器的至少两个端点通过不同的PCIE总线与至少两个处理器连接。

可选地，所述系统还包括：在所述多芯片互联系统上电后，启动所述处理器；所述处理器，还用于为所述加速器的端点分配PCIE总线域访问地址。

根据本发明的另一个实施例，提供了一种数据协调处理的方法，包括：第一处理器向加速器发起读写访问请求，其中，所述第一处理器中的根节点通过第一PCIE总线与所述加速器中的一个端点相连，所述加速器包括至少两个端点，通过所述加速器的至少两个端点与至少两个处理器连接，所述至少两个处理器包括：所述第一处理器；所述第一处理器中的根节点将所述读写访问请求转换为第一PCIE总线域访问地址之后，发送至所述加速器，以使所述第一处理器对所述加速器进行数据访问。

可选地，所述处理器发起向所述加速器发送的读写访问请求之后，所述方法还包括：所述第一处理器将所述读写访问请求转换为第一PCIE总线域访问地址；在转换后的所述第一PCIE总线域访问地址落入到第二处理器的域空间的情况下，所述第一PCIE总线域访问地址转换为所述第二处理器域空间访问地址，以使所述第一处理器对所述第二处理器进行数据访问。