[发明专利]一种并行扰码器的生成方法

说明书

本发明属于电子通信技术领域，涉及一种并行扰码器的生成方法：(1)、根据n位反馈移位寄存器序列生成多项式，得到串行扰码生成器的每个寄存器输出表达式；(2)、以每个寄存器前一个时钟周期的输出作为输入矩阵每个寄存器当前时钟周期的输出作为输出矩阵构建所述串行扰码器矩阵形式；(3)、根据n位串行扰码器的矩阵形式，以前一个时钟周期并行扰码器输出的n位并行扰码为输入矩阵当前时钟周期并行扰码器输出的n位并行扰码得到并行扰码生成器矩阵形式；(4)、根据并行扰码器的矩阵形式，还原得到并行扰码器每个寄存器的输出表达式；(5)、采用硬件描述语言生成相应的逻辑得到并行扰码器代码。本发明计算量小。

技术领域

本发明涉及一种并行扰码器的生成方法，该扰码器可用在多种通信系统中，对其高速并行数据流进行扰码处理以增强数据的随机性，属于电子通信技术领域。

背景技术

在很多通信系统中，需要对数据流进行扰码处理以增强数据的随机性，扰码后的信号便于时钟恢复与同步、平衡数据发射端的功率、增强通信的保密性。扰码技术是建立在线性反馈移位寄存器(LFSR)序列的基础上的。反馈移位寄存器结构为一种串行结构，这种串行结构每个时钟周期产生一位扰码，在实际的应用中需要同时对n位的数据进行加扰处理，这种结构需要n个时钟周期才能对一个并行n位的数据进行加扰，严重影响了数据的处理速率，所以提出并行扰码器的需求，并行扰码器结构是通过串行的反馈移位寄存器的推导而来，目前多采用矩阵法、扩展矩阵法、状态转移法、延迟法等。

上述几种方法推导的并行扰码器的生成多项式的计算量随阶数的增加成指数增长。

发明内容

本发明解决的技术问题是：克服现有技术的不足，提供一种并行扰码器的生成方法，减小扰码器生成的计算量。

本发明的技术解决方案是：一种并行扰码器的生成方法，该方法包括如下步骤：

(1)、根据n位反馈移位寄存器序列生成多项式，得到串行扰码生成器的每个寄存器输出表达式；

(2)、根据串行扰码生成器的每个寄存器的输出表达式，以每个寄存器前一个时钟周期的输出作为输入矩阵每个寄存器当前时钟周期的输出作为输出矩阵构建所述串行扰码器矩阵形式：B_s为串行扰码器输入输出转换矩阵；^代表矩阵B_s的行与矩阵的列对应位先进行与运算，然后按位异或，s表示串行；

(3)、根据n位串行扰码器的矩阵形式，以前一个时钟周期并行扰码器输出的n位并行扰码为输入矩阵当前时钟周期并行扰码器输出的n位并行扰码生成并行扰码生成器矩阵形式：B_p为并行扰码器输入输出转换矩阵；^代表并行扰码器输入输出转换矩阵B_p的行与矩阵的列对应位先进行与运算，然后按位异或，p表示并行；

(4)、根据并行扰码器的矩阵形式，还原得到并行扰码器每个寄存器的输出表达式；

(5)、根据并行扰码器每个寄存器的输出表达式，采用硬件描述语言编写并行扰码器代码，通过综合产生并行扰码器的电路逻辑。

所述串行扰码器包括n个寄存器，记为第0个寄存器～第n-1个寄存器，第0个寄存器的输出与第n-1个寄存器的输出进行逻辑运算后连接第1个寄存器的输入、第1个寄存器的输出与第n-1个寄存器的输出进行逻辑运算后连接第2个寄存器的输入，依此类推，第n-2个寄存器的输出与第n-1个寄存器的输出进行逻辑运算后连接第n-1个寄存器的输入，每个时钟周期串行扰码生成器输出一位扰码，为第n-1个寄存器的输出。

所述串行扰码器的输入矩阵的第m行元素为前一个时钟周期第n-m个寄存器输出的1位串行扰码；输出矩阵的第m行元素为当前时钟周期第n-m个寄存器输出的1位串行扰码，m＝1～n，其中的初始矩阵为全1的列矩阵，即为全1的列矩阵。