[发明专利]一种并行扰码器的生成方法

权利要求书

1.一种并行扰码器的生成方法，其特征在于包括如下步骤：

(1)、根据n位反馈移位寄存器序列生成多项式，得到串行扰码生成器的每个寄存器输出表达式；

(2)、根据串行扰码生成器的每个寄存器的输出表达式，以每个寄存器前一个时钟周期的输出作为输入矩阵每个寄存器当前时钟周期的输出作为输出矩阵构建所述串行扰码生成器矩阵形式：B_s为串行扰码生成器输入输出转换矩阵；^代表矩阵B_s的行与矩阵的列对应位先进行与运算，然后按位异或，s表示串行；

(3)、根据n位串行扰码生成器的矩阵形式，以前一个时钟周期并行扰码器输出的n位并行扰码为输入矩阵当前时钟周期并行扰码器输出的n位并行扰码生成并行扰码生成器矩阵形式：B_p为并行扰码器输入输出转换矩阵；^代表并行扰码器输入输出转换矩阵B_p的行与矩阵的列对应位先进行与运算，然后按位异或，p表示并行；

(4)、根据并行扰码器的矩阵形式，还原得到并行扰码器每个寄存器的输出表达式；

(5)、根据并行扰码器每个寄存器的输出表达式，采用硬件描述语言编写并行扰码器代码，通过综合产生并行扰码器的电路逻辑。

2.根据权利要求1所述的一种并行扰码器的生成方法，其特征在于所述串行扰码器包括n个寄存器，记为第0个寄存器～第n-1个寄存器，第0个寄存器的输出与第n-1个寄存器的输出进行逻辑运算后连接第1个寄存器的输入、第1个寄存器的输出与第n-1个寄存器的输出进行逻辑运算后连接第2个寄存器的输入，依此类推，第n-2个寄存器的输出与第n-1个寄存器的输出进行逻辑运算后连接第n-1个寄存器的输入，每个时钟周期串行扰码生成器输出一位扰码，为第n-1个寄存器的输出。

3.根据权利要求2所述的一种并行扰码器的生成方法，其特征在于所述串行扰码器的输入矩阵的第m行元素为前一个时钟周期第n-m个寄存器输出的1位串行扰码；输出矩阵的第m行元素为当前时钟周期第n-m个寄存器输出的1位串行扰码，m＝1～n，其中的初始矩阵为全1的列矩阵，即为全1的列矩阵。

4.根据权利要求1所述的一种并行扰码器的生成方法，其特征在于所述并行扰码器包括n个寄存器，每个寄存器输入是前一个周期n个寄存器输出逻辑运算之后的结果，每个时钟周期并行扰码器同时输出n位扰码，依次为第0～第n-1个寄存器的输出。

5.根据权利要求4所述的一种并行扰码器的生成方法，其特征在于所述并行扰码器的输入矩阵的第m行元素为前一个时钟周期第n-m个寄存器输出的1位串行扰码；所述并行扰码器的输出矩阵的第m行元素为当前时钟周期第n-m个寄存器输出的1位串行扰码，m＝1～n；其中，的初始矩阵为全1的列矩阵，即为全1的列矩阵。

6.根据权利要求1所述的一种并行扰码器的生成方法，其特征在于所述串行扰码生成器的每个寄存器输出表达式如下：

其中，表示当前时钟周期第j个寄存器输出的值；

表示上一个时钟周期第j个寄存器输出的值；

为与运算符；^为异或运算符，g_a,a＝0～n-1为n位反馈移位寄存器序列的生成多项式的x^a项的系数。

7.根据权利要求1所述的一种并行扰码器的生成方法，其特征在于所述串行扰码生成器的矩阵表达式为：

其中：^为矩阵的行与矩阵的列对应位先进行与运算，然后按位异或，g_a,a＝0～n-1为n位反馈移位寄存器序列的生成多项式的x^a项的系数。