[发明专利]一种延时锁相环及其鉴相器电路

说明书

本发明公开了一种延时锁相环及其鉴相器电路，包括：启动控制电路，用于调整输入参考信号和待锁定信号进入鉴相器的起始状态；所述启动控制电路为可复位动态DFF结构；相位检测电路，用于将两个输入信号进行相位检测，并输出带有相位信息的窄脉宽信号；所述两个输入信号分别由参考信号和待锁定信号经缓冲器得到；所述相位检测电路包括两个双CLK的可复位动态DFF；其中，所有动态DFF的复位端接到RST。本发明的鉴相器电路，利用动态DFF完成鉴相，由输入信号触发复位，从而可缩短复位路径，提高相位检测速度。

技术领域

本发明属于集成电路技术领域，特别涉及一种延时锁相环及其鉴相器电路。

背景技术

随着集成电路的快速发展，延时锁相环(Delay Locked Loop，DLL)已经成为比较常用的一种片内时钟产生技术，它利用负反馈机制以较小的功耗和面积得到较低抖动的时钟。而鉴相器(Phase Detector，PD)是DLL的重要组成部分，它负责对两个输入信号的上升沿进行识别，产生两个具有一定脉冲宽度的输出控制信号UP和DN，并且上升沿的差值与输出脉冲宽度成正比。为了避免出现错误锁定的情况，往往会加入启动电路用作辅助。

在DLL中，传统的带有启动电路的PD结构如图1所示，启动电路由DFF，NAND门和反相器构成，具有面积和功耗较大的缺陷；目前的鉴相电路由静态DFF和逻辑门构成，采用输出反馈式复位模式，其复位路径在图2中已给出，一共经历5个逻辑门，较长的复位路径使得UP和DN的脉宽较大，从而限制了鉴相速度，而且，在复位过程中逻辑门的状态翻转还往往消耗较多的功耗。

综上，亟需一种用于延时锁相环的鉴相器实现电路。

发明内容

本发明的目的在于提供一种延时锁相环及其鉴相器电路，以解决上述存在的鉴相电路复位路径长，整体功耗大的技术问题。本发明的鉴相器电路，利用动态DFF完成鉴相，由输入信号触发复位，通过简化复位路径，能够提高相位检测速度，同时降低功耗。

为达到上述目的，本发明采用以下技术方案：

本发明的一种用于延时锁相环的鉴相器电路，包括：启动控制电路，用于调整输入参考信号和待锁定信号进入鉴相器的起始状态；所述启动控制电路为可复位动态DFF结构；相位检测电路，用于将两个输入信号进行相位检测，并输出带有相位信息的窄脉宽信号；所述两个输入信号分别由参考信号和待锁定信号经缓冲器得到；所述相位检测电路包括两个双CLK的可复位动态DFF；其中，所有动态DFF的复位端接到RST。

本发明的进一步改进在于，所述启动控制电路包括：NMOS复位管M₇和四级级联的反相器；其中，前两级反相器为带有预充电管的反相器，后两级反相器为普通反相器。

本发明的进一步改进在于，所述启动控制电路中，第1级反相器的输入接高电平，第2级反相器的输入接第1级反相器的输出；第2级反相器的输出接第3级反相器的输入和NMOS复位管M₇的漏极；第3级反相器的输出接第4级反相器的输入，第4级反相器的输出用于与相位检测电路相连。

本发明的进一步改进在于，所述启动控制电路包括：

PMOS晶体管M₁、M₂、M₄和M₈，NMOS晶体管M₃、M₅、M₆、M₇和M₉；其中，M₂和M₅为预充电管，M₇为复位管；