[发明专利]一种延时锁相环及其鉴相器电路

权利要求书

1.一种用于延时锁相环的鉴相器电路，其特征在于，包括：

启动控制电路，用于调整输入参考信号和待锁定信号进入鉴相器的起始状态；所述启动控制电路为可复位动态DFF结构；

相位检测电路，用于将两个输入信号进行相位检测，并输出带有相位信息的窄脉宽信号；所述两个输入信号分别由参考信号和待锁定信号经缓冲器得到；所述相位检测电路包括两个双CLK的可复位动态DFF；

其中，可复位动态DFF和双CLK的可复位动态DFF的复位端接到RST；

所述启动控制电路包括：NMOS复位管M₇和四级级联的反相器；其中，前两级反相器为带有预充电管的反相器，后两级反相器为普通反相器；

所述相位检测电路中，两个双CLK的可复位动态DFF的输入时钟CLK1和CLK2均连接INA和INB且连接顺序相反；其中，INA和INB分别由参考信号和待锁定信号经缓冲器得到；两个双CLK的可复位动态DFF均包括：NMOS复位管M₁₆和三级级联的带有预充电管的CMOS反相器。

2.根据权利要求1所述的一种用于延时锁相环的鉴相器电路，其特征在于，所述启动控制电路中，第1级反相器的输入接高电平，第2级反相器的输入接第1级反相器的输出；第2级反相器的输出接第3级反相器的输入和NMOS复位管M₇的漏极；第3级反相器的输出接第4级反相器的输入，第4级反相器的输出用于与相位检测电路相连。

3.根据权利要求1所述的一种用于延时锁相环的鉴相器电路，其特征在于，所述启动控制电路包括：

PMOS晶体管M₁、M₂、M₄和M₈，NMOS晶体管M₃、M₅、M₆、M₇和M₉；其中，M₂和M₅为预充电管，M₇为复位管；

PMOS晶体管M₁、M₂和NMOS晶体管M₃构成第1级反相器；M₁和M₃的栅极接高电平，M₂的栅极接参考信号REF；M₁的源极接电源，M₁的漏极与M₂的源极相连，M₂的漏极与M₃的漏极相连，M₃的源极接地；其中，M₂的漏极作为第1级反相器的输出；

PMOS晶体管M₄和NMOS晶体管M₅、M₆构成第2级反相器；M₄和M₆的栅极接到第1级反相器的输出，M₅的栅极接参考信号REF，M₄的源极接电源，M₄的漏极与M₅的漏极相连，M₅的源极与M₆的漏极相连，M₅的源极接地；其中，M₄的漏极作为第2级反相器的输出；

PMOS晶体管M₈和NMOS晶体管M₉则构成第3级反相器；M₈的源极接电源，M₈和M₉的栅极接到第2级反相器的输出；M₉的源极接地，M₈与M₉的漏极相连，M₉的漏极作为第3级反相器的输出；

复位管M₇的漏极接到第2级反相器的输出，M₇的栅极由复位信号控制，M₇的源极接地；

第4级反相器由一个PMOS晶体管M_p1和一个NMOS晶体管M_n1构成；PMOS管M_p1和NMOS管M_n1的栅极接到第3级反相器的输出，M_p1的源极接电源，M_n1的源极接地，M_p1的漏极和M_n1的漏极相连作为第4级反相器的输出；第4级反相器的输出为所述启动控制电路的输出；

其中，所有PMOS晶体管的衬底接电源，所有NMOS晶体管的衬底接地。