[发明专利]错误校正解码器

说明书

本申请涉及一种错误校正解码器并且描述了用于错误校正的装置和方法。示例性错误校正解码器包括：映射器，被配置成基于对应于第一码字的第一组读取值来生成第一组对数似然比(LLR)值；第一缓冲器，联接到映射器，被配置成存储从映射器接收的第一组LLR值；以及节点处理器，联接到第一缓冲器，被配置成使用从第一缓冲器接收的第一组LLR值来执行第一错误校正解码操作，其中第一错误校正解码操作的第一迭代包括避免更新一个或多个变量节点的值，并且使用奇偶校验矩阵和第一缓冲器中存储的第一组LLR值的符号位来执行校正子校验。

相关申请的交叉引用

本专利文件要求于2019年3月27日提交的申请号为10-2019-0035392的韩国专利申请的优先权和权益，该韩国专利申请通过引用整体并入本文以用于所有目的。

技术领域

本公开的各个实施例总体涉及一种错误校正解码器，且更特别地，涉及一种使用迭代解码方案的错误校正解码器。

背景技术

存储器系统可存储由外部装置提供的数据，并且可将所存储的数据提供到外部装置。存储器系统可包括错误校正电路，以保证数据的可靠性。错误校正电路可使用错误校正码来执行错误校正编码和错误校正解码。

低密度奇偶校验(LDPC)码是强错误校正码的示例。LDPC的有效性源于LDPC迭代解码方案的特性，在LDPC迭代解码方案中，随着代码长度增加，每位的错误校正能力增加，而每位的计算复杂度保持不变。

发明内容

本公开的各个实施例涉及一种能够减少错误校正解码所需的缓冲器数量的错误校正解码器。

本公开的实施例可提供一种错误校正解码器。该错误校正解码器可包括：映射器，被配置成基于对应于第一码字的第一组读取值来生成第一组对数似然比(LLR)值；第一缓冲器，联接到映射器，被配置成存储从映射器接收的第一组LLR值；以及节点处理器，联接到第一缓冲器，被配置成使用从第一缓冲器接收的第一组LLR值来执行第一错误校正解码操作，其中第一错误校正解码操作的第一迭代包括避免更新一个或多个变量节点的值，并且使用奇偶校验矩阵和第一缓冲器中存储的第一组LLR值的符号位来执行校正子校验。

本公开的另一实施例可提供一种错误校正解码方法。该错误校正解码方法可包括：基于对应于第一码字的第一组读取值来生成第一组对数似然比(LLR)值；将第一组LLR值存储在第一缓冲器中；并且使用第一组LLR值来执行第一错误校正解码操作，其中第一错误校正解码操作的第一迭代包括避免更新一个或多个变量节点的值，并且使用奇偶校验矩阵和第一缓冲器中存储的第一组LLR值的符号位来执行校正子校验。

附图说明

图1是示出根据本公开的实施例的错误校正电路的示图。

图2是示出奇偶校验矩阵的示例示图。

图3是示出作为Tanner图的图2的奇偶校验矩阵的示图。

图4是示出使用图2的奇偶校验矩阵来计算校正子向量的示例示图。

图5是示出在硬判决解码中使用一个读取值来生成初始软值的过程的示例示图。

图6是示出在软判决解码中使用g个读取值来生成初始软值的过程的示例示图。

图7是查找表的示例。

图8A至图8D是示出列分层方案的示例示图。

图9是示出根据本公开的实施例的错误校正解码器的示例示图。

图10是示出根据本公开的实施例的存储器系统的示图。

图11是示出根据本公开的实施例的存储器装置的示图。

图12是示出存储块的示例示图。