[发明专利]用于校准时间数字转换器的设备、电路以及方法

说明书

本发明公开一种用于校准时间数字转换器的设备、电路以及方法。在一些实施例中，公开一种用于校准时间数字转换器的电路。电路包括多位延迟电路、计数器以及寄存器。多位延迟电路配置以用于将时钟信号延迟一总延迟时间。计数器配置以用于对总延迟时间内的时钟信号的上升沿进行计数以产生计数输出。寄存器配置以用于基于计数输出来控制多位延迟电路的总延迟时间。

技术领域

本发明的实施例是有关于时间数字转换器，且特别是有关于一种用于校准时间数字转换器的设备、电路以及方法。

背景技术

时间数字转换器(time to digital converter；TDC)是将时间信息转换为数字信号的电路块。它具有两种主要输入时钟信号、数控振荡器(digitally controlledoscillator；DCO)时钟信号以及参考时钟信号。具有若干千兆赫的高速度的DCO时钟信号可穿过多级延迟单元。

对于具有粗略或精细分辨率或由时间放大器放大的分辨率的传统TDC，最精细的延迟分辨率由于退化的反相器性能而在低压、低温或缓角下较差。由于跨所有延迟单元的总延迟时间应大于一个DCO周期以具有正确时间转换，因此选择DCO时钟的最大周期。因而，最精细的延迟分辨率是固定的且受限于DCO时钟的最大周期，其中随着DCO频率提高若干倍，延迟时间仍比一个DCO周期大得多。

这个先前技术部分中公开的信息期望仅提供下文所述的用于本发明的各种实施例的内容，且因而这个先前技术部分可包含未必为现有技术信息(即，本领域的普通技术人员已知晓的信息)的信息。因此，在这个背景技术部分中描述工作的范围内，当前署名的发明人的工作以及在提交时可能原本不具有作为现有技术的资格的描述的各方面既不明确地也不隐含地被认作是针对本公开内容的现有技术。

发明内容

本发明实施例提供一种用于校准时间数字转换器的电路，包括：多位延迟电路，配置以用于将时钟信号延迟一总延迟时间；计数器，配置以用于对所述总延迟时间内的所述时钟信号的上升沿进行计数以产生计数输出；以及寄存器，配置以用于基于所述计数输出来控制所述多位延迟电路的所述总延迟时间。

本发明实施例提供一种用于校准时间数字转换器的设备，包括：多位延迟电路，配置以用于将时钟信号延迟一总延迟时间；计数器，配置以用于将所述总延迟时间与所述时钟信号的一个周期进行比较以产生比较输出；以及寄存器，配置以用于基于所述比较输出来控制所述多位延迟电路的所述总延迟时间。

本发明实施例提供一种用于校准时间数字转换器的方法，包括：第一信号穿过所述时间数字转换器的多个延迟单元中的至少一个，所述时间数字转换器配置以确定所述第一信号与第二信号之间的相位差；测量所述第一信号穿过所述多个延迟单元中的至少一个的总延迟时间；确定所述总延迟时间是否大于所述第一信号的一个周期以产生确定结果；以及基于所述确定结果来校准所述时间数字转换器。

附图说明

参见以下图式在下文详细地描述本公开内容的不同示例性实施例。附图仅出于说明的目的提供，且仅仅描绘本公开内容的示例性实施例以辅助读者对本公开内容的理解。因此，附图不应视为限制本公开内容的广度、范畴或可应用性。应注意，为了说明的清楚性和简易性起见，这些附图未必按比例绘制。

图1A说明根据本公开内容的一些实施例的示例性时间数字转换器(TDC)的框图；

图1B说明根据本公开内容的一些实施例的图1A中绘示的TDC中的信号的波形；

图2说明根据本公开内容的一些实施例的用于校准TDC的示例性电路的框图；

图3说明根据本公开内容的一些实施例的图2中绘示的电路中的信号的波形；

图4说明根据本公开内容的其它实施例的图2中绘示的电路中的信号的波形；

图5说明根据一些实施例的用于校准TDC的方法的流程图；

附图标号说明