[发明专利]用于校准时间数字转换器的设备、电路以及方法

权利要求书

1.一种用于校准时间数字转换器的电路，包括：

多位延迟电路，配置以用于将时钟信号延迟一总延迟时间；

计数器，配置以用于对所述总延迟时间内的所述时钟信号的上升沿进行计数以产生计数输出；以及

寄存器，配置以用于基于所述计数输出来控制所述多位延迟电路的所述总延迟时间，

其中所述寄存器更配置以用于：

初始化所述寄存器的寄存器值，以使所述多位延迟电路具有最小总延迟时间，

基于所述总延迟时间不大于所述时钟信号的一个周期的所述计数输出来修改所述寄存器的寄存器值，以使所述多位延迟电路能够具有经延长的所述总延迟时间，以及

基于所述总延迟时间大于所述时钟信号的一个周期的所述计数输出来固定所述寄存器值，以固定所述多位延迟电路的所述总延迟时间。

2.根据权利要求1所述的电路，其中所述时间数字转换器配置以用于将所述时钟信号转换为数字输出。

3.根据权利要求1所述的电路，其中：

所述多位延迟电路包括彼此串联连接的多个延迟单元；以及

所述多位延迟电路的所述总延迟时间基于所述寄存器的寄存器值来根据所述多个延迟单元的有源和无源延迟单元而变化。

4.根据权利要求3所述的电路，更包括：

开关，连接到所述多个延迟单元且配置以用于选择所述多个延迟单元中的至少一个以基于所述寄存器的所述寄存器值而启用。

5.根据权利要求3所述的电路，更包括：

多个开关，其中的每一个连接到所述多个延迟单元中的相应一个且配置以用于基于所述寄存器的所述寄存器值来启用或停用所述延迟单元。

6.根据权利要求1所述的电路，更包括决策逻辑电路，所述决策逻辑电路连接到所述计数器且配置以用于：

确定所述计数输出是否大于或等于阈值以产生确定结果；以及

将所述确定结果提供给所述寄存器。

7.根据权利要求6所述的电路，其中所述阈值是二且表示所述总延迟时间覆盖所述时钟信号的至少一个周期的状态。

8.根据权利要求1所述的电路，更包括第一逻辑栅极，所述第一逻辑栅极配置以用于：

基于参考信号来选通所述时钟信号以产生步升信号，其中所述步升信号作为输入提供给所述多位延迟电路。

9.根据权利要求8所述的电路，更包括第二逻辑栅极，所述第二逻辑栅极配置以用于：

接收所述步升信号和步降信号，所述步降信号是所述多位延迟电路的输出；以及

基于所述步升信号和所述步降信号来产生脉冲信号，其中所述脉冲信号具有表示所述总延迟时间的脉冲宽度。

10.根据权利要求9所述的电路，更包括第三逻辑栅极，所述第三逻辑栅极配置以用于：

基于所述脉冲信号来选通所述时钟信号以产生所述计数器的输入。

11.一种用于校准时间数字转换器的设备，包括：

多位延迟电路，配置以用于将时钟信号延迟一总延迟时间；

计数器，配置以用于将所述总延迟时间与所述时钟信号的一个周期进行比较以产生比较输出；以及

寄存器，配置以用于基于所述比较输出来控制所述多位延迟电路的所述总延迟时间，

其中所述寄存器更配置以用于：

初始化所述寄存器的寄存器值，以使所述多位延迟电路具有最小总延迟时间，

基于所述总延迟时间不大于所述时钟信号的一个周期的所述比较输出来修改所述寄存器的寄存器值，以使所述多位延迟电路能够具有经延长的所述总延迟时间，以及

基于所述总延迟时间大于所述时钟信号的一个周期的所述比较输出来固定所述寄存器值，以固定所述多位延迟电路的所述总延迟时间。