[发明专利]数据压缩器逻辑电路

说明书

一种压缩器，包括逻辑电路，该逻辑电路具有用于接收多个比特信号的第一沟道类型的晶体管和用于接收多个比特信号的与第一沟道类型不同的第二沟道类型的晶体管。第一沟道类型的晶体管被配置为基于多个比特信号生成XOR(异或)逻辑输出，并且第二沟道类型的晶体管被配置为基于多个比特信号，与生成XOR逻辑输出实质上同时地生成XNOR(同或)逻辑输出。压缩器包括NAND(与非)门，以接收被乘数比特信号和乘数比特信号。

技术领域

本公开总体上涉及数据压缩，并且更具体地涉及用于在数据压缩器中使用的逻辑电路。

背景技术

对数据(例如，图形和机器学习数据)进行处理利用计算资源(例如，乘法器和部分积加法器)。数据压缩技术被用于部分积加法器中，以并行执行列加法运算，同时保持和与进位分离。该乘积是通过将最终的和与进位进行组合来实现的，作为示例，使用正常加法进行组合。

数据压缩器实现了部分积缩减级(partial product reduction stage)，因为它们有助于缩减部分积，并且还缩减关键路径，这对于维持电路性能是期望的。在乘法器中，部分积缩减树可以使用XOR(异或)门、半加法器门和全加法器门来实现，并且可以是最大功耗组件。此外，数据处理技术的速度会不利地受到部分积缩减的发生率的影响。

发明内容

在本申请的第一方面中，提供了一种压缩器，包括：第一逻辑门，具有第一输入端子、第二输入端子和第一输出端子，其中，所述第一逻辑门被配置为对分别在所述第一输入端子和所述第二输入端子处接收的第一被乘数比特和第一乘数比特执行与非NAND逻辑运算，并在所述第一输出端子处输出第一部分积比特；以及第一电路，具有与所述第一逻辑门的所述第一输出端子电耦接的第三输入端子，其中，所述第一电路被配置为对所述第一部分积比特和第二部分积比特执行异或XOR逻辑运算，以生成结果XOR逻辑运算比特。

在本申请的第二方面中，提供了一种方法，包括：接收第一被乘数比特和第一乘数比特；利用第一与非NAND电路对所述第一被乘数比特和所述第一乘数比特执行逻辑NAND运算，以生成第一输出比特；接收第二被乘数比特和第二乘数比特；利用第二NAND电路对所述第二被乘数比特和所述第二乘数比特执行逻辑NAND运算，以生成第二输出比特；以及对所述第一输出比特和所述第二输出比特执行逻辑异或XOR运算，以生成第一选择信号。

在本申请的第三方面中，提供了一种逻辑电路，包括：第一输入端子，用于接收第一运算数；第一开关，具有选通端子，其中，所述第一开关的所述选通端子电耦接到所述第一输入端子；第一输出端子，电耦接到所述第一开关的第一端子；以及第二输入端子，用于接收第二运算数，并且其中，所述第二输入端子电耦接到所述第一开关的第二端子。

附图说明

当与附图一起阅读时，根据以下详细描述可以最好地理解本公开的各方面。注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了讨论的清楚，各种特征的尺寸可以任意地增大或减小。

图1是本公开的XOR-XNOR(异或-同或)电路的实施例的示意图；

图2是本公开的数据压缩器的实施例的图；

图3是本公开的数据压缩器的另一实施例的图；以及

图4是本公开的数据压缩器的又一实施例的图。

具体实施方式