[发明专利]数据压缩器逻辑电路

权利要求书

1.一种压缩器，包括：

第一逻辑门，具有第一输入端子、第二输入端子和第一输出端子，其中，所述第一逻辑门被配置为对分别在所述第一输入端子和所述第二输入端子处接收的第一被乘数比特和第一乘数比特执行与非NAND逻辑运算，并在所述第一输出端子处输出第一部分积比特；以及

第一电路，具有与所述第一逻辑门的所述第一输出端子电耦接的第三输入端子，其中，所述第一电路被配置为对所述第一部分积比特和第二部分积比特执行异或XOR逻辑运算，以生成结果XOR逻辑运算比特。

2.根据权利要求1所述的压缩器，还包括：

第二逻辑门，具有电耦接到所述第一电路的第二输出端子，其中，所述第二逻辑门被配置为对分别在所述第二逻辑门的第四输入端子和第五输入端子处接收的第二被乘数比特和第二乘数比特执行与非NAND逻辑运算，并在所述第二输出端子处输出第二部分积比特，并且

其中，所述第一电路被配置为对所述第一部分积比特和所述第二部分积比特执行同或XNOR逻辑运算，以生成结果XNOR逻辑运算比特。

3.根据权利要求2所述的压缩器，还包括：

第一多路复用器，具有：

第一多路复用器选择输入端子，电耦接到所述第一电路，以及

第一多路复用器输出端子，

其中，所述第一多路复用器被配置为在所述第一多路复用器选择输入端子处接收选择信号，以从至少所述第一部分积比特和第三部分积比特之中选择进位输出比特。

4.根据权利要求3所述的压缩器，其中，所述选择信号是所述XOR逻辑运算比特或所述XNOR逻辑运算比特之一。

5.根据权利要求3所述的压缩器，还包括：

第三逻辑门，具有与所述第一多路复用器的数据端子和第二电路电耦接的第三输出端子；

第四逻辑门，具有与所述第二电路和第二多路复用器电耦接的第四输出端子，并且

其中，所述第二多路复用器被配置为选择进位信号并在第二多路复用器输出端子处输出所述进位信号。

6.根据权利要求1所述的压缩器，还包括：

第一多路复用器，具有电耦接到所述第一输出端子的第一数据输入端子。

7.根据权利要求6所述的压缩器，还包括：

第三逻辑门，具有与所述第一多路复用器的第二数据输入端子和第二电路电耦接的第二输出端子；

第三逻辑门，具有与所述第二电路和第二多路复用器电耦接的第三输出端子，并且

其中，所述第二多路复用器被配置为选择进位信号并在第二多路复用器输出端子处输出所述进位信号。

8.一种方法，包括：

接收第一被乘数比特和第一乘数比特；

利用第一与非NAND电路对所述第一被乘数比特和所述第一乘数比特执行逻辑NAND运算，以生成第一输出比特；

接收第二被乘数比特和第二乘数比特；

利用第二NAND电路对所述第二被乘数比特和所述第二乘数比特执行逻辑NAND运算，以生成第二输出比特；以及

对所述第一输出比特和所述第二输出比特执行逻辑异或XOR运算，以生成第一选择信号。

9.根据权利要求8所述的方法，还包括：

基于所述第一选择信号的状态在所述第一输出比特和第三输出比特之中进行选择。

10.根据权利要求8所述的方法，还包括：

实质上与所述逻辑XOR运算同时地对所述第一输出比特和所述第二输出比特执行逻辑同或XNOR运算，以生成第二选择信号。