[发明专利]3D存储器件及其制造方法

说明书

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：衬底；栅叠层结构，位于所述衬底上方，包括交替堆叠的多个栅极导体和多个层间绝缘层；多个沟道柱和多个通道孔，贯穿所述栅叠层结构；掺杂区，位于所述通道孔底部且形成于所述衬底内；第一导电层，覆盖所述通道孔的内壁并与所述掺杂区接触；以及芯部，位于所述通道孔内以及所述掺杂区的上方，所述芯部的侧壁与所述第一导电层接触，其中，所述芯部包括第一芯部和位于所述第一芯部上方的第二芯部，所述第一芯部的材料包括二氧化硅，所述第二芯部的材料包括多晶硅。第一芯部产生的应力小，以稳固栅叠层结构的基部，从而减小栅叠层结构受到的应力，解决栅线缝隙的顶部开口的尺寸变化问题。

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。现有的3D存储器件主要用作非易失性的闪存，相比NOR存储器件，NAND存储器件读取速度稍慢，写入速度快，擦除操作简单，可以实现更小的存储单元和更高的存储密度，因此得到了广泛的应用。

3D NAND存储器主要包括水平堆叠的三维叠层结构以及贯穿叠层结构的沟道柱和通道孔(栅线缝隙)，通常采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用金属钨作为栅极(W gate)，以及采用贯穿叠层结构的通道孔实现存储单元串的互连，通道孔的下部一般采用芯部形成，上部一般采用导电柱形成，通道孔的芯部填充导电材料作为阵列共源极(array common source，ACS)，芯部与栅极之间沉积填充氧化物作为间隙层(spacer)。阵列共源极是一个重要的高导电性要求的结构，通常使用钨或多晶硅填充芯部形成，但是随着3D存储器件叠层结构的层数增加，其在形成过程中受到的局部应力也会变大，例如，当叠层结构达到96L和128L字线厚度时，叠层结构受到的大应力会造成各种工艺问题，例如引起栅线缝隙的宽度的尺寸变化和晶片翘曲滑动、光刻变形、叠层错位等问题，进而导致存储器件的性能下降。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，通过将栅线缝隙中的多晶硅替换为二氧化硅和多晶硅的结合，以减小栅叠层结构受到的应力，解决了栅线缝隙的顶部开口的尺寸变化和晶圆变形的问题。

根据本发明的一方面，提供了一种3D存储器件，包括：

衬底；

栅叠层结构，位于所述衬底上方，包括交替堆叠的多个栅极导体和多个层间绝缘层；

多个沟道柱和多个通道孔，贯穿所述栅叠层结构；

掺杂区，位于所述通道孔底部且形成于所述衬底内；

第一导电层，覆盖所述通道孔的内壁并与所述掺杂区接触；以及芯部，位于所述通道孔内以及所述掺杂区的上方，所述芯部的侧壁与所述第一导电层接触，其中，所述芯部包括第一芯部和位于所述第一芯部上方的第二芯部，所述第一芯部的材料包括二氧化硅，所述第二芯部的材料包括多晶硅。

优选地，所述3D存储器件还包括：

导电柱，位于所述通道孔内以及所述第二芯部的上方；以及第二导电层，至少覆盖所述导电柱的侧壁，且与所述第一导电层接触，从而与所述掺杂区形成电连接。

优选地，所述第一芯部的材料产生的应力小于所述第二芯部的材料产生的应力。

优选地，所述第一芯部的深度大于所述第二芯部的深度。

优选地，所述第二导电层还位于所述第二芯部和所述导电柱之间。

优选地，所述第一导电层包括：