[发明专利]GOA电路

权利要求书

1.一种GOA电路，包括级联的多个GOA单元，其特征在于，每一所述GOA单元包括：

上拉控制电路，所述上拉控制电路的控制端接收第一控制信号，所述上拉控制电路的第二端输出第二控制信号；

上拉电路，包括第一晶体管，所述第一晶体管的控制端连接于所述上拉控制电路的所述第二端，所述第一晶体管的第一端接收第一时钟信号，所述第一晶体管的第二端输出驱动信号；

自举电容，连接于所述上拉控制电路的所述第二端与所述第一晶体管的所述第二端之间；以及

级传电路，包括第二晶体管，所述第二晶体管的控制端连接于所述上拉控制电路的所述第二端，所述第二晶体管的第一端接收所述第一时钟信号，所述第二晶体管的第二端输出级传信号；

其中，所述第一控制信号为上一级GOA单元的级传信号或起始信号，所述第一时钟信号的占空比小于33％；

每一所述GOA单元还包括第二下拉电路，所述第二下拉电路包括:

第九晶体管，所述第九晶体管的控制端连接于反相电路的输出端，所述第九晶体管的第一端连接于所述第一晶体管的所述第二端，所述第九晶体管的第二端连接于第一低电压端；

第十晶体管，所述第十晶体管的控制端连接于所述第九晶体管的所述控制端，所述第十晶体管的第一端连接于所述上拉控制电路的所述第二端；

第十一晶体管，所述第十一晶体管的控制端连接于所述第十晶体管的所述控制端，所述第十一晶体管的第一端连接于所述第十晶体管的第二端，所述第十一晶体管的第二端连接于第二低电压端；

其中，所述反相电路包括：

第十二晶体管，所述第十二晶体管的控制端与第一端接收第二时钟信号；

第十三晶体管，所述第十三晶体管的控制端连接于所述第十二晶体管的第二端，所述第十三晶体管的第一端接收所述第二时钟信号，所述第十三晶体管的第二端连接于所述第九晶体管的所述控制端；

第十四晶体管，所述第十四晶体管的控制端接收所述第一时钟信号，所述第十四晶体管的第一端连接于所述第十二晶体管的所述第二端，所述第十四晶体管的第二端连接于所述第二低电压端；

第十五晶体管，所述第十五晶体管的控制端接收所述第一时钟信号，所述第十五晶体管的第一端连接于所述第十三晶体管的所述第二端，所述第十五晶体管的第二端连接于所述第二低电压端；

其中，每三级 中的第一级GOA单元的所述第一时钟信号与所述第二时钟信号分别为CK1与CK3，每三级 中的第二级GOA单元的所述第一时钟信号与所述第二时钟信号分别为CK2与CK1，每三级 中的第三级GOA单元的所述第一时钟信号与所述第二时钟信号分别为CK3与CK2；

所述第二时钟信号相对于所述第一时钟信号的延迟时间大于所述第一时钟信号与所述第二时钟信号在一个周期内位于高电平的时间。

2.根据权利要求1所述的GOA电路，其特征在于，所述上拉控制电路的第一端连接于所述上拉控制电路的所述控制端。

3.根据权利要求1所述的GOA电路，其特征在于，所述上拉控制电路包括：

第三晶体管；

第四晶体管，所述第四晶体管的第一端连接于所述第三晶体管的第二端，所述第四晶体管的第二端连接于所述第一晶体管的所述控制端；以及

第五晶体管，所述第五晶体管的控制端连接于所述第二晶体管的所述第二端，所述第五晶体管的第一端连接于所述第四晶体管的所述第一端，所述第五晶体管的第二端连接于所述第二晶体管的所述第二端。

4.根据权利要求3所述的GOA电路，其特征在于，每一所述GOA单元还包括第一下拉电路，所述第一下拉电路包括:

第六晶体管，所述第六晶体管的控制端接收下一级GOA单元的级传信号，所述第六晶体管的第一端连接于所述第一晶体管的所述第二端，所述第六晶体管的第二端连接于所述第一低电压端；

第七晶体管，所述第七晶体管的控制端连接于所述第六晶体管的所述控制端，所述第七晶体管的第一端连接于所述上拉控制电路的所述第二端；

第八晶体管，所述第八晶体管的控制端连接于所述第七晶体管的所述控制端，所述第八晶体管的第一端连接于所述第七晶体管的第二端，所述第八晶体管的第二端连接于所述第二低电压端。