[发明专利]掩模板组合及接触插塞制作方法、半导体器件及其制造方法

说明书

本发明提供了一种掩模板组合及接触插塞制作方法、半导体器件及其制造方法，通过本发明提供的掩模版组合，来定义接触插塞的形成位置，以使得核心区边界处的部分有源区的上方无接触插塞，而核心区边界处的其他有源区以及核心区内部的有源区的上方均有接触插塞，由此，后续再采用现有工艺在核心区的内部和边界处形成相应的电学结构时，使得核心区边界处的部分电学结构因其下方没有与有源区接触的接触插塞而变为虚拟结构，由此可以避免制造出来的半导体器件因核心区边界处的电学结构的问题而导致不能通过相关测试的问题，继而提高了制得的半导体器件的性能和合格率。

技术领域

本发明涉及半导体技术领域，特别涉及一种掩模板组合及接触插塞制作方法、半导体器件及其制造方法。

背景技术

已使用各种技术，在半导体衬底或晶片的有限面积中集成更多电路图案。由于电路图案间距的不同，集成电路一般分为器件密集区(Dense)、器件稀疏区(ISO)及器件孤立区，器件密集区是器件密度较高(即器件比较密集)的区域，器件稀疏区是器件密度较低(即器件比较稀疏)的区域，器件孤立区是相对稀疏区和密集区单独设置的区域。随着半导体器件的临界尺寸不断减小，电路图案的密度和/或器件高度也不断增加，受到曝光机台(optical exposure tool)的分辨率极限以及器件密集区和器件稀疏区之间的密度差异效应(即电路图案的密集/稀疏效应)的影响，在执行光刻工艺和/或蚀刻工艺时的困难也会增大很多(例如，工艺余量减小)，进而导致制造出来的半导体器件的性能受到影响。

例如，在动态随机存取存储(dynamic random access memory，以下简称为DRAM)装置的情况中，数目庞大的存储单元(memory cell)聚集形成一阵列存储区，而阵列存储区的旁边存在有周边电路区，周边电路区内包含有其他晶体管元件以及接触结构等，阵列存储区作为DRAM的器件密集区，用来存储数据，周边电路区作为DRAM的器件稀疏区，用于提供阵列存储区所需的输入输出信号等。其中，阵列存储区中的每一存储单元可由一金属氧化半导体(metal oxide semiconductor，MOS)晶体管与一电容(capacitor)结构串联组成。其中，电容位于阵列存储区内，其中，所述电容堆叠在位线上方并电耦接至所述电容器对应的存储节点接触部，所述存储节点接触部电耦接至其下的有源区。随着半导体技术的不断发展，器件的临界尺寸不断减小，DRAM装置的存储单元之间的间隙变得更窄，当通过自对准接触(Self Aligned Contact，SAC)工艺形成存储节点接触部时，受到曝光机台(opticalexposure too1)的分辨率极限以及器件密集区和器件稀疏区之间的密度差异效应的影响，在阵列存储区的接触插塞上上接电容器后，容易出现阵列存储区边界处的电容器坍塌或者部分失效的问题，这些问题影响了制作的DRAM器件的性能，并极有可能导致制作的DRAM器件不能通过相关测试，进而降低了生产的DRAM器件的合格率。

发明内容

本发明的目的在于提供一种掩模板组合及接触插塞制作方法、半导体器件及其制造方法，以能够提高制造的半导体器件的性能和合格率。

为解决上述技术问题，本发明提供一种掩模板组合，用于制作接触插塞，所述掩模板组合包括：

第一掩模板，具有多条平行的第一遮光条纹，相邻的两条第一遮光条纹之间为第一透光区；

第二掩模板，具有多条平行且与每条第一条纹相交的第二遮光条纹，相邻的两条第二遮光条纹之间为第二透光区；

第三掩模板，具有遮光块和与遮光块互补的第三透光区，所述遮光块覆盖所述第一掩模板的边界处的至少一条第一遮光条纹和该条第一遮光条纹最近邻的部分第一透光区，以及，覆盖所述第二掩模板的边界处的至少两条第二遮光条纹以及所述两条第二遮光条纹之间的部分第二透光区，第三透光区、第一透光区和第二透光区的重叠区域为形成接触插塞的区域。

基于同一发明构思，本发明还提供一种接触插塞制作方法，使用本发明所述的掩模板组合来制作，所述接触插塞制作方法包括：