[发明专利]半导体存储装置及其I/O电路

说明书

一种半导体存储装置包括：SRAM存储单元，其由驱动晶体管、传输晶体管以及负载晶体管组成；I/O电路，其连接与所述存储单元连接的位线；以及工作模式控制电路，用于在恢复待机模式与正常工作模式之间切换所述I/O电路的工作模式。其中，所述I/O电路包括：写入驱动器，用于向所述位线写数据；读出放大器，用于从所述位线读数据；第一开关，插在所述位线与所述写入驱动器之间；第二开关，插在所述位线与所述读出放大器之间；预充电电路，用于对所述位线进行预充电；以及控制电路，用于根据来自所述工作模式控制电路的信号控制所述第一开关、所述第二开关以及所述预充电电路。

本申请是申请号为201410685195.8、申请日为2014年11月24日、发明名称为“半导体存储装置及其I/O电路”的发明专利申请的分案申请。

相关申请的交叉引用

本申请基于2014年3月3日提交的日本专利申请第2014-040521号并主张该日本专利申请的优先权，并在此通过引用并入该日本专利申请所公布的全部内容。

技术领域

本发明涉及半导体存储装置。

背景技术

在作为半导体存储装置之一的SRAM(静态随机存取存储器)中，为了减少漏电流，提出了各种各样的建议。

例如，提出了一种通过在SRAM恢复待机期间将存储单元的源极电位提高到高于VSS电平来减小漏电流的技术(日本未审查的专利申请公布文本第2004-206745号)。在该技术中，向所述存储单元的源极施加0.4V。另一方面，1.0V作为电源电位施加于位线。

除此之外，提出了一种在恢复待机期间将位线设置为浮置状态以防止由于诸如存储单元内部节点固定到低电平之类的硬件缺陷造成的流过过多的漏电流的技术(日本未审查的专利申请公布文本第2010-198729)。

在恢复待机电路的恢复待机模式下，通过将存储单元的源极电位提高到高于VSS电平来减小沟道漏电，从而减小整个模块的漏电流。在该模式下，向位线施加VDD电平的电压或比VDD低NMOS的阈值电压Vth的电压。另一方面，在最近的微制造工艺中，由于GIDL(Gate Induced Drain Leakage，栅诱导漏极泄漏电流)而造成经位线流向存取晶体管的衬底的漏电流较大，并且尤其在室温下，在正常的恢复待机电路中不能充分地减小漏电流。