[发明专利]半导体存储装置及其I/O电路

权利要求书

1.一种半导体设备中的静态随机存取存储电路，包括：

电源线；

多个字线；

一对位线；

多个存储单元，与所述多个字线以及所述一对位线连接，使得每一个存储单元与一个字线以及所述一对位线连接；

第一电路，该第一电路包括：

第一PMOS晶体管，具有连接在所述电源线和所述一对位线中的一个位线之间的源极-漏极路径，以及

第二PMOS晶体管，具有连接在所述电源线和所述一对位线中的另一个位线之间的源极-漏极路径；以及

第二电路，该第二电路包括：

第三PMOS晶体管，具有连接在所述电源线和所述一对位线中的一个位线之间的源极-漏极路径，以及

第四PMOS晶体管，具有连接在所述电源线和所述一对位线中的另一个位线之间的源极-漏极路径；

其中，连接所述第一PMOS晶体管和所述第二PMOS晶体管的栅极以接收第一控制信号，

其中，连接所述第三PMOS晶体管和所述第四PMOS晶体管的栅极以接收不同于所述第一控制信号的第二控制信号，

其中，所述静态随机存取存储电路具有恢复待机模式和正常工作模式，

其中，当所述静态随机存取存储电路处于所述恢复待机模式时，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管、以及所述第四PMOS晶体管分别通过所述第一控制信号和所述第二控制信号断开，以及

其中，当所述静态随机存取存储电路从所述恢复待机模式切换到所述正常工作模式时：

(1)通过所述第二控制信号导通所述第三PMOS晶体管和所述第四PMOS晶体管，并通过所述第一控制信号断开所述第一PMOS晶体管和所述第二PMOS晶体管，以及

(2)然后，通过所述第一控制信号导通所述第一PMOS晶体管和所述第二PMOS晶体管，并通过所述第二控制信号断开所述第三PMOS晶体管和所述第四PMOS晶体管。

2.根据权利要求1所述的静态随机存取存储电路，

其中，所述第一电路还包括第五PMOS晶体管，

该第五PMOS晶体管具有：

连接在所述一对位线之间的源极-漏极路径，以及

栅极，连接该栅极以接收所述第一控制信号。

3.根据权利要求1所述的静态随机存取存储电路，其中，所述第二电路的驱动性能小于所述第一电路的驱动性能。

4.一种半导体设备中的静态随机存取存储电路，包括：

电源线：

多个字线；

多个位线对；

多个存储单元，与所述多个字线以及所述多个位线对连接，使得一个存储单元与一个字线以及一对位线连接；

多个I/O电路，与所述多个位线对分别连接，每个I/O电路包括第一预充电电路和第二预充电电路；以及

延迟电路，接收第一控制信号并输出第二控制信号；

其中，所述第一预充电电路根据所述第一控制信号连接所述电源线和一对位线；

其中，所述第二预充电电路根据所述第二控制信号连接所述电源线和所述连接的一对位线；以及

其中，所述第一预充电电路包括：

第一PMOS晶体管，具有连接在所述电源线和所述连接的一对位线中的一个位线之间的源极-漏极路径；以及

第二PMOS晶体管，具有连接在所述电源线和所述连接的一对位线中的另一个位线之间的源极-漏极路径；以及

其中，所述第二预充电电路包括：

第三PMOS晶体管，具有连接在所述电源线和所述连接的一对位线中的一个位线之间的源极-漏极路径；以及

第四PMOS晶体管，具有连接在所述电源线和所述连接的一对位线中的另一个位线之间的源极-漏极路径。

5.根据权利要求4所述的静态随机存取存储电路，

其中，所述延迟电路包括多个缓冲器，以及

其中，所述多个缓冲器中的每一个布置在所述多个I/O电路中相应的I/O电路的附近。