[发明专利]时钟控制电路及方法

说明书

本发明公开一种时钟控制电路及方法，所述时钟控制电路包括：时钟源、第一缓冲器单元、第一寄存器组、组合逻辑单元、第二缓冲器单元、K个门控时钟单元、第三缓冲器单元及T个第二寄存器组；所述第三缓冲器单元包括多个用于构成K个M级N分支结构的第三缓冲器；所述时钟源依次通过所述第一缓冲器单元、所述第一寄存器组及所述组合逻辑单元与所述K个门控时钟单元相连，还通过所述第二缓冲器单元与所述K个门控时钟单元相连；每个门控时钟单元通过一个M级N分支结构形成的N^M‑1个支路与N^M‑1个第二寄存器组相连；其中，K、M、N、T均为正整数，且T≤K×N^M‑1≤T+N^M‑1‑1，当T一定时，K越大，M越小，每个支路的延时越小。

技术领域

本发明涉及电子技术领域，尤其涉及一种时钟控制电路及方法。

背景技术

随着集成电路工艺的不断演进，高速低功耗的电路设计越来越成为主流，尤其在高速IP单元CPU、人工智能处理单元NPU等高速电路中，工作的时候需要高速的运行频率，待机的时候需要超低的功耗节能。常规的高速电路设计都需要插入门控时钟来达到降低功耗的目的，现有的时序控制电路中，门控时钟所负载的寄存器数量较多，延迟值较大，容易导致时序路径的不平衡，使得时序不容易满足要求，电路实现存在时序收敛的困难，无法满足高频设计。

发明内容

本发明提供一种时序控制电路，旨在解决现有的时序控制电路的时序收敛的问题。

本发明第一方面提供一种时钟控制电路，所述时钟控制电路包括：时钟源、第一缓冲器单元、第一寄存器组、组合逻辑单元、第二缓冲器单元、K个门控时钟单元、第三缓冲器单元及T个第二寄存器组；所述第三缓冲器单元包括多个用于构成K个M级N分支结构的第三缓冲器；所述时钟源依次通过所述第一缓冲器单元、所述第一寄存器组及所述组合逻辑单元与所述K个门控时钟单元相连，还通过所述第二缓冲器单元与所述K个门控时钟单元相连；每个门控时钟单元通过一个M级N分支结构形成的N^M-1个支路与N^M-1个第二寄存器组相连；其中，K、M、N、T均为正整数，且T≤K×N^M-1≤T+N^M-1-1，当T一定时，K越大，M越小，每个支路的延时越小。

在较优的一实施例中，所述时钟源一方面经所述第一缓冲器单元、所述第一寄存器组、所述组合逻辑单元连接至所述K个门控时钟单元，形成第一时钟路径，所述时钟源另一方面经所述第二缓冲器单元连接至所述K个门控时钟单元，形成第一子路径，再经所述第三缓冲器单元连接至所述第二寄存器组，形成第二子路径，所述第二子路径包括K个所述M级N分支结构形成的K×N^M-1个支路，所述第一子路径延迟与所述第二子路径的延迟之和与所述第一时钟路径的延迟相等。

在较优的一实施例中，所述第一缓冲器单元包括多个依次串联的第一缓冲器，起始端的第一缓冲器与所述时钟源相连，末端的第一缓冲器与所述第一寄存器组的时钟端相连，所述第一寄存器组的输出端经所述组合逻辑单元与所述K个门控时钟单元相连。

在较优的一实施例中，所述第二缓冲器单元包括多个依次串联第二缓冲器，起始端的第二缓冲器与所述时钟源相连，末端的第二缓冲器与所述K个门控时钟单元相连。

在较优的一实施例中，每个门控时钟单元的使能端与所述组合逻辑单元相连，每个门控时钟单元的时钟端与所述末端的第二缓冲器相连，每个门控时钟单元的输出端经一个M级N分支结构形成的N^M-1个支路与所述N^M-1个第二寄存器组相连。

在较优的一实施例中，在所述K个M级N分支结构中，第一级的每个第三缓冲器一端与一个对应的门控时钟单元的输出端相连，另一端分成N路与第二级的N个第三缓冲器的一端相连；第二级的每个第三缓冲器的另一端再分成N路与第三级的N个第三缓冲器的一端相连；依次类推，直至第M级的K×N^M-1个第三缓冲器与所述T个第二寄存器组相连。