[发明专利]时钟控制电路及方法

权利要求书

1.一种时钟控制电路，其特征在于，所述时钟控制电路包括：时钟源、第一缓冲器单元、第一寄存器组、组合逻辑单元、第二缓冲器单元、K个门控时钟单元、第三缓冲器单元及T个第二寄存器组；所述第三缓冲器单元包括多个用于构成K个M级N分支结构的第三缓冲器；所述时钟源依次通过所述第一缓冲器单元、所述第一寄存器组及所述组合逻辑单元与所述K个门控时钟单元相连，还通过所述第二缓冲器单元与所述K个门控时钟单元相连；每个门控时钟单元通过一个M级N分支结构形成的N^M-1个支路与N^M-1个第二寄存器组相连；其中，K、M、N、T均为正整数，所述门控时钟单元为多个，且T≤K×N^M-1≤T+N^M-1-1，当T一定时，K越大，M越小，每个支路的延时越小，所述时钟源一方面经所述第一缓冲器单元、所述第一寄存器组、所述组合逻辑单元连接至所述K个门控时钟单元，形成第一时钟路径，所述时钟源另一方面经所述第二缓冲器单元连接至所述K个门控时钟单元，形成第一子路径，再经所述第三缓冲器单元连接至所述第二寄存器组，形成第二子路径，所述第二子路径包括K个所述M级N分支结构形成的K×N^M-1个支路，所述第一子路径延迟与所述第二子路径的延迟之和与所述第一时钟路径的延迟相等。

2.如权利要求1所述的时钟控制电路，其特征在于，所述第一缓冲器单元包括多个依次串联的第一缓冲器，起始端的第一缓冲器与所述时钟源相连，末端的第一缓冲器与所述第一寄存器组的时钟端相连，所述第一寄存器组的输出端经所述组合逻辑单元与所述K个门控时钟单元相连。

3.如权利要求2所述的时钟控制电路，其特征在于，所述第二缓冲器单元包括多个依次串联第二缓冲器，起始端的第二缓冲器与所述时钟源相连，末端的第二缓冲器与所述K个门控时钟单元相连。

4.如权利要求3所述的时钟控制电路，其特征在于，每个门控时钟单元的使能端与所述组合逻辑单元相连，每个门控时钟单元的时钟端与所述末端的第二缓冲器相连，每个门控时钟单元的输出端经一个M级N分支结构形成的N^M-1个支路与所述N^M-1个第二寄存器组相连。

5.如权利要求4所述的时钟控制电路，其特征在于，在所述K个M级N分支结构中，第一级的每个第三缓冲器一端与一个对应的门控时钟单元的输出端相连，另一端分成N路与第二级的N个第三缓冲器的一端相连；第二级的每个第三缓冲器的另一端再分成N路与第三级的N个第三缓冲器的一端相连；依次类推，直至第M级的K×N^M-1个第三缓冲器与所述T个第二寄存器组相连。

6.一种时钟控制方法，其特征在于，所述方法包括：

将原时钟信号经过放大及逻辑运算后输出控制信号至K个门控时钟单元；

将所述原时钟信号经过放大后输出第一时钟控制信号至所述K个所述门控时钟单元；以及

所述K个所述门控时钟单元连接T个第二寄存器组，每个所述门控时钟单元通过一个M级N分支结构形成的N^M-1个支路输出第二时钟控制信号至N^M-1个第二寄存器组，其中，K、M、N、T均为正整数，所述门控时钟单元为多个，且T≤K×N^M-1≤T+N^M-1-1，当T一定时，K越大，M越小，每个支路的延时越小；

所述原时钟信号一方面经第一时钟路径输出所述控制信号，多个依次串联的第一缓冲器经第一寄存器组及组合逻辑单元与所述K个门控时钟单元相连形成所述第一时钟路径；

所述原时钟信号另一方面经第一子路径输出所述第一时钟控制信号，再经第二子路径输出所述第二时钟控制信号，多个依次串联的第二缓冲器与所述K个门控时钟单元相连形成所述第一子路径，所述K个门控时钟单元通过由多个第三缓冲器构成的K个M级N分支结构与所述T个第二寄存器组相连形成所述第二子路径，所述第一子路径延迟与所述第二子路径的延迟之和与所述第一时钟路径的延迟相等。

7.如权利要求6所述的时钟控制方法，其特征在于，所述将所述K个门控时钟单元通过由多个第三缓冲器构成的K个M级N分支结构与所述T个第二寄存器组相连，以形成所述第二子路径包括：

将第一级的每个第三缓冲器一端与一个对应的门控时钟单元相连，另一端分成N路与第二级的N个第三缓冲器的一端相连；将第二级的每个第三缓冲器的另一端再分成N路与第三级的N个第三缓冲器的一端相连；依次类推，直至第M级的第三缓冲器形成所述K×N^M-1个支路与所述T个第二寄存器相连。