[发明专利]三维半导体存储器件

说明书

一种三维(3D)半导体存储器件包括：衬底，包括单元阵列区域、连接区域和在单元阵列区域与连接区域之间的块选择区域；堆叠结构，包括垂直地堆叠在衬底上的水平层，每个水平层包括电极部分和连接部分，电极部分在单元阵列区域和块选择区域上在第一方向上延伸，连接部分设置在连接区域上以在垂直于第一方向的第二方向上连接电极部分；以及块选择栅电极，在块选择区域上与水平层的电极部分的侧壁交叉。每个电极部分包括在单元阵列区域上具有第一导电类型的第一半导体区域，并且包括在块选择区域上具有与第一导电类型不同的第二导电类型的沟道掺杂区域。

技术领域

本发明构思的实施方式涉及三维(3D)半导体存储器件，更具体地，涉及具有提高的可靠性和集成密度的3D半导体存储器件。

背景技术

半导体器件已被高度优化以提供优异的性能和低的制造成本。例如，高集成密度可以使制造成本能够降低。二维(2D)或平面半导体器件的集成密度主要由每个单位存储单元占据的面积决定。因此，2D或平面半导体器件的集成密度主要通过用于形成精细图案的技术得到提高。

然而，经常需要极其昂贵的设备来形成精细图案。因此，虽然2D半导体器件的集成密度继续增大，但仍然受到高成本的限制。因此，已经开发了三维(3D)半导体存储器件来克服上述限制。3D半导体存储器件可以包括三维布置的存储单元。

发明内容

本发明构思的实施方式可以提供能够提高可靠性和集成密度的三维(3D)半导体存储器件。

在一方面中，一种3D半导体存储器件可以包括：衬底，包括单元阵列区域、连接区域和在单元阵列区域与连接区域之间的块选择区域；堆叠结构，包括垂直地堆叠在衬底上的水平层，每个水平层包括在单元阵列区域和块选择区域上在第一方向上延伸的多个电极部分以及设置在连接区域上以在垂直于第一方向的第二方向上连接电极部分的连接部分；以及块选择栅电极，在块选择区域上与水平层的电极部分的侧壁交叉。每个电极部分可以包括在单元阵列区域上具有第一导电类型的第一半导体区域，并且可以包括在块选择区域上具有与第一导电类型不同的第二导电类型的沟道掺杂区域。

在一方面中，一种3D半导体存储器件可以包括：衬底，包括单元阵列区域、连接区域和在单元阵列区域与连接区域之间的块选择区域；堆叠结构，包括垂直地交替堆叠在衬底上的第一导电类型的半导体层和层间绝缘层；垂直结构，在单元阵列区域上穿透堆叠结构；以及块选择栅电极，在块选择区域上与堆叠结构的侧壁交叉。每个半导体层可以包括沟道掺杂区域，沟道掺杂区域与块选择区域上的块选择栅电极相邻，并且具有与第一导电类型不同的第二导电类型。

在另一方面中，一种三维(3D)半导体存储器件可以包括衬底、以及包含堆叠在衬底上的多个水平层的堆叠结构，每个水平层包括：多个电极部分，在第一水平方向上至少部分地分开，其中所述多个电极部分的每个包括第一导电类型和不同于第一导电类型的第二导电类型；连接部分，在第一水平方向上连接电极部分；和焊盘部分，在垂直于第一水平方向的第二水平方向上从连接部分突出；多个块选择栅电极分别与每个水平层的所述多个电极部分的侧壁交叉，其中每个块选择栅电极将所述多个电极部分中的一个选择性地连接到连接部分，其中水平层的焊盘部分布置在沿第二水平方向延伸的阶梯结构中。

附图说明

本发明构思将由附图和随附的详细描述变得更加明显。

图1是示出根据本发明构思的一些实施方式的三维(3D)半导体存储器件的框图。

图2是示出根据本发明构思的一些实施方式的3D半导体存储器件的部件的布置的示意图。

图3是示出根据本发明构思的一些实施方式的3D半导体存储器件的示意性俯视图。

图4是示出根据本发明构思的一些实施方式的3D半导体存储器件的透视图。

图5是示出根据本发明构思的一些实施方式的3D半导体存储器件的俯视图。